TWI290282B - Programmable logic circuit control apparatus, programmable logic circuit control method and a computer readable recording medium recording a programmable logic circuit control program - Google Patents
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Description
1290282 ：·^ :3'·：ν;，^'I -.-i 九、發明說明： 【發明所屬之技術領域】 本發明關於一可程式邏輯電路控制裝置、一可程式邏輯 電路控制方法與一程式。 【先前技術】 於ASIC(特殊應用積體電路）領域中使用，有一於ASIC發 展期間有彈性適合改變規格，及縮短產品之發展期之需 求。為符合該需求，可程式邏輯電路，例如，一場可程式 閘陣列（FPGA)(例如，美國XILINX之XC系列），與一可程式 邏輯裝置（PLD)被廣泛使用。一可程式邏輯電路可根據載入 之電路資訊，隨意改變一内部邏輯電路之該邏輯組態。 最近，ASIC之邏輯組態需求變得複雜，而且ASIC之規模 變得更大。因此，有藉由使用可程式邏輯電路建構一 ASIC 結構之案例，因而，於一些案例中，在數個可程式邏輯電 路方面，使用數個可程式邏輯電路。 請注意，事實上，大規模之邏輯電路之所有部件不是都 一直在作業，提出數個設計較小型之ASIC之方案。該等方 案配置以同一可程式邏輯電在不同時間完成不同功能之方 式（參考，例如，待案之曰本專利申請KOKAI發表號： 2001-20223 6、2003-1983 62 與 2003-029969)，配置一可程式 邏輯電路。該等方案可採用藉由配置可程式邏輯電路之較 小型之ASIC規模。 然而，複雜的ASIC不是只一個接一個執行處理。通常期 待ASIC執行包括條件分支、從一分支步驟返回與迴路之複 98732-951130.doc 1290282 雜化程序之處理。 ㉟该複雜化程序之 的負擔。
J 上述重新組態可程式邏輯電路之方案面 流暢執行多處理之困難，而且經歷冗長 【發明内容】 因此’本發明之一目的是提供一可程式邏輯電路控制裝 置、-可程式邏輯電路控财法與_程式，有助於流揚執 行複雜化程序中之多處理。 為實現該目的，根據本發明之第一態樣之可程式邏輯電 路控制裝置包括： 控制器（4)，其供應一控制信號至一外部可程式邏輯電 路⑴’該可程式邏輯電路⑴具有—根據—供應之控制信號 改變一邏輯組態之功能； 模、、且儲存δ己憶體（2)，其儲存複數個模組，每個模組各 自由定義該可程式邏輯電路（1)之一邏輯組態之資料所構 成；及 一模組使用順序指定記憶體（3)，其具有複數個已排序之 Α憶體位置，該等記憶體位置之每一記憶體位置各儲存用 於指定該模組儲存記憶體（2)中用於儲存一將被執行之模組 的一記憶體位置之位址之資料，或儲存用於指定該模組使 用順序指定記憶體（3)之另一記憶體位置之位址之資料， 其中忒控制器（4)獲得儲存在該模組使用順序指定記憶 體（3)中之一記憶體位置之資料， 判斷所獲得《資料係指定用於健存該模組之該記憶體位 置之位址與該另一記憶體位置之位址中之哪一位址， 98732-951130.doc 1290282 Οΐ ?·Γ’Ά 上丄，ό· 錢.1 备已判斷該獲得之次:〜」 儲存記憶體（2)，指定該模組之位址時’從該模組 之該模組，產生_Γ于存於該位址所指示之一記憶體位置 採用—由該模組定號’其控制該可程式邏輯電路⑴ 號至該可程式邏輯電路(H態’並供應該產生之控制信 當已判斷該獲得之 組使用順序指定記憶體⑶另/記憶體位置時，從該模 之資料。 )，獲得健存在該另一記憶體位置 該可程式邏輯電路控 程式邏輯電路之該邏輯㈣置：易且流暢地執行-改變可 括分支處理之複雜化Γ序理’甚至當該處理牵涉包 :儲存在該模組使用順序指定 定該模組使用順序指定記憶 當已判斷該獲得之資料 之貝料之處理開始，及 器⑷可判斷由包括二：:一記憶體位置時’該控制 定之條件是否被執行，之貝料之該條衫義資料所指 當已判斷該條件被執行時， 序指定記憶體（3)中之W i 讀存在該模組使用順 ’之该另一記憶體位置之資料，乃 當已判斷該條件未被執' 體位置之資料。 畔了中止獲得在該另-記憶 v羅輯::路控制裝置具有容易且流暢地執行-改變可程 式邏輯電路之該邏輯組態之處理之結構，甚至當該處:： 98732-951130.doc
修d)正替換,
1290282 涉包括分支處理之複雜化程序。 由該條件定義資料指定之該條件，與在讓可程式邏輯電 路（1)之一預定節點上所產生之信號規定之值相關，及 在此情況下，當已判斷儲存在該模組使用順序指定記憶 體（3)中之一記憶體位置之資料指定另一記憶體位置時，該 控制器（4)可從該可程式邏輯電路（1)之該節點獲得該信 號。根據該獲得之信號所規定之該值’該控制器⑷可判斷 由包括於從該模組使用順序指定記憶體（3)所獲得之該資料 之該條件定義資料所指定之條件是否被執行。 儲存在該模組使用順序指定記憶體（3)中之一記憶體位 置之資料包括識別資料，用於識別儲存一模組之該記憶體 位置之位址與該儲存資料所指定之另一記憶體位置之位址 之哪一個由該儲存資料指定。 在此情況下，根據包括於從該模組使用順序指定記憶體 (3)獲得之該資料之該識別資料，該控制器（4)可判斷儲存該 模組之該記憶體位置之位址與該另一記憶體位置之位址哪 "^個被指定。 一種根據本發明之第二態樣之可程式邏輯電路控制裝 置，獲得一由定義一外部可程式邏輯電路（1)之一邏輯組態 之貝料所構成之模組，該可程式邏輯電路具有一根據一 由一儲存複數個模組之模組儲存記憶體（2)供應之控制信 號改變邏輯組態之功能，該可程式邏輯電路控制裝置 產生一控制該可程式邏輯電路（1)採用一由該獲得之模組定 義之邏輯組態之控制信號，並供應產生之控制信號至該可 98732-951130.doc 1290282 WTOTir y 1 年月日修(^S正替換f 程式邏輯電路（i)，而且包括·· - 用順序指定記憶體(3)，獲得儲存在 定已排序之記憶體位置之外部模組使用順序指 己隐體(3)中之一記憶體位置之資料，每一記㈣ 指定該模組儲存記憶體⑺中用於儲存一將被執行之 厂的-C憶體位置之位址之資料，或儲存用於指定該模 刻吏用順序指^記憶體（3)之另—記憶體位置之位址之次 料； 貝 構件，其判斷所獲得 吞己憶體位置之位址與該 址； 之資料係指定用於儲存該模組之該 另一記憶體位置之位址中之哪一位
構件，當判斷該獲得之資料指㈣模組之位址時，從該 模組儲存記憶體⑺，獲得儲存於該位址所指示之記憶體位 置之該模組’而且改變該可程式邏輯電路⑴之該邏輯組 態’以使該可程式邏輯電路⑴採用—由該餘定義之邏輯 組態；及 一構件^判斷該獲得之資料指定另一記憶體位置時，從 該模組使用順序指定記龍（3)，獲得儲存在該另—記憶體 位置之資枓。 u 該可程式邏輯電路控制裝置同I容易1流暢i也執行-改 變可程式邏輯電路之該邏輯組態之處理，甚至當該處理牵 涉包括分支處理之複雜化程序。 一種根據本發明之第三態樣之可程式邏輯電路控制方 法，供應一控制信號至一外部可程式邏輯電路（1)，該可程 98732-951130.doc 1290282 式域輯電路（1)具有一根據該供廡+ ^ 供應之控制信號改變一邏輯組 恶之功能，而且該方法包括該等步驟： 儲存複數個模組，每個模組各 分目由定義該可程式邏輯電 路（1)之一邏輯組態之資料所構成； 儲存用於指定儲存一模组之 模、、且之一 C憶體位置之位址之資 料’或儲存另一記憶體位罟夕A 上 篮位置之位址在複數記憶體位置之每 _ · 獲仔健存在該等記情體你番 > 寸G U體位置之母一記憶體位置各之資 料； 判斷所獲得之資料係指定用於儲存該模組之該記憶體位 置之位址與該另一記憶體位置之位址中之哪一位址； 當判斷該獲得之資料指定儲存一模組之一記憶體位置之 位址時，獲得儲存於該位址所指示之記憶體位置之該模 組，產生一控制信號，其控制該可程式邏輯電路（丨）採用一 由該模組疋義之邏輯組態，並供應該控制信號至該可程式 邏輯電路（1);及 當判斷該獲得之資料指定另一記憶體位置之位址時，獲 得儲存在該另一記憶體位置之資料。 該可程式邏輯電路控制方法容易且流暢地執行一改變可 程式邏輯電路之該邏輯組態之處理，甚至當該處理牵涉包 括分支處理之複雜化程序。 一種根據本發明之第四態樣之可程式邏輯電路控制方 法，獲得一由定義一外部可程式邏輯電路（1)之一邏輯組態 之資料所構成之模組，該可程式邏輯電路（1)具有一根據一 98732-951130.doc -11 - 1290282
由儲存複數個模組之模組儲存記憶體⑺供應之控制信 ' 變邏輯組恶之功能，該可程式邏輯電路控制方法 產生#制該可程式邏輯電路⑴採用一由該獲得之模組定 義之邏輯組態之控制信號，並供應該控制信號至該可 邏輯電路（1)，而且包括該等步驟·· ^
獲知儲存在-具有複數個已排序之記憶體位置之外部模 組使用順序指定記憶體（3)中之-記憶體位置之資料，該等 0己隐體位置之每—記憶體位置各儲存用於指定該模組儲存 忑隐體(2)中用於儲存一將被執行之模組的一記憶體位置之 位址之資料’或儲存用於指定該模組使用順序指定記憶體 (3)之另一記憶體位置之位址之資料； 判斷該獲得之資料係指定用於儲存該模組之該記憶體位 置之位址與該另_記憶體位置之位址中之哪一位址； 當判斷該獲得之資料指以於儲存一模組之—記憶體位 置之位址時’從該模組儲存記憶體⑺，獲得儲存於該位址 所“不之心It體位置之該模組’而且改變該可程式邏輯電 路⑴之該邏輯組態，以使該可程式邏輯電路⑴採用一由該 模組定義之邏輯組態；及 定另一記憶體位置時，從該模組 獲得儲存在該另一記憶體位置之 當判斷該獲得之資料指 使用順序指定記憶體（3)， 資料。 該可私式邏輯電路控制方法同樣容易且流暢地執行一改 變可程式邏輯電路之該邏輯組態之處理，甚至當該處理牵 涉包括分支處理之複雜化程序。 98732-951130.doc -12-
1290282 種根據本發明之第五態樣，使一電腦按如下方式運作 之程式： 控制器（4)’其供應一控制信號至一外部可程式邏輯電 路（1)，該可程式邏輯電路（1)具有根據該供應之控制信號改 變一邏輯組態之功能； 一模組儲存記憶體（2)，其儲存複數個模組，每個模組各 自由定義該可程式邏輯電路（1)之一邏輯組態之資料所構 成；及 一模組使用順序指定記憶體（3)，其具有複數個已排序之 記憶體位置，該等記憶體位置之每一記憶體位置各儲存用 於指定該模組儲存記憶體（2)中用於儲存一將被執行之模組 的"己隐體位置之位址之資料，或儲存用於指定該模組使 用順序指定記憶體（3)之另一記憶體位置之位址之資料， 其中該控制器（4)獲得儲存在該模組使用順序指定記憶 體（3)中之一記憶體位置之資料， 判斷該獲得之資料係指定用於儲存該模組之該記憶體位 置之位址與該另一記憶體位置之位址中之哪一位址， 田已判斷該獲得之資料用於指定一模組之位址時，從該 模組儲存記憶體（2)，獲得儲存於該位址所指示之記憶體位 置之“模、、且，產生一控制#號，其控制該可程式邏輯電路 (1)採用一由該模組定義之邏輯組態，並供應該產生之控制 信號至該可程式邏輯電路〇)，及 當已判斷該獲得之資料指定另一記憶體位置時，從該模 、、且使用项序心疋§己憶體（3)，獲得儲存在該另—記憶體位置 98732-951130.doc -13- 1290282
日修(乂)正替換買I 之資料。 一執行該程式之電腦，容易且流暢地執行一改變可程式 逯輯電路之該邏輯組態之處理，甚至當該處理牽涉包括分 支處理之複雜化程序。 種根據本發明之第六態樣之用於使一電腦運作為一可 程式邏輯電路控制裝置之程式，其獲得一由定義一外部可 程式邏輯電路（1)之一邏輯組態之資料所構成之模組，該可 耘式邏輯電路（1)具有一根據一由一儲存複數個模組之模組 儲存記憶體（2)供應之控制信號，改變一邏輯組態之功能， 邊可程式邏輯電路控制裝置產生一控制該可程式邏輯電路 (1)採用一由該獲得之模組定義之一邏輯組態之控制信號， 並供應產生之控制信號至該可程式邏輯電路（丨），而且進一 步使該電腦執行該等功能： 獲得儲存在一具有複數個已排序之記憶體位置之外部模 組使用順序指定記憶體（3)中之一記憶體位置之資料，該等 $己憶體位置之每_記龍位i各儲存肢指定該模組儲存 。己隐體（2)中用於儲存_將被執行之模組的_記憶體位置之 位址之資料，或健存用於該模組使用順序指定記憶體（3)之 另 d己憶體位置之資料； 斷所獲得之^料係指定用於儲存該模組之該記憶體位 置：位址與該另-記憶體位置之位址中之哪一位址； 二田判斷4獲得之資料指定—模組之位址時，從該模組儲存 *隱體（2) ’獲彳于儲存於該位址所指示之一記憶體位置之該 模、、且且改變該可程式邏輯電路⑴之該邏輯組態，以使 98732-951130.doc -14 - 1290282
u5TTir3V 年月日修(#)正替换胃 =長式邏輯電路⑴採用-由該模組定義之邏輯_ 虽判斷該獲得之資料指定另一記憶體位置 ’；: 使用順序衫錢體⑴，獲㈣μ㈣ ^模組 資料。 尤隱體位置之 :::該程式之電腦，同樣容易且流暢地執行―改變可 知式邏輯電路之該邏輯組態之處理，甚至t該處 勺 括分支處理之複雜化程序。 /y ° 由上述瞭解，本發明實現一 一可程式邏輯電路控制方法與 雜化程序中之多處理。【實施方式】 可程式邏輯電路控制袈置、 一程式，有助於流暢執行複 將在下面描述本發明關於該等附加圖示，適用於 邏輯電路控制裝置之最佳實施例。 王* 圖1說明根據本發明之一實施例之可程式邏輯電路控制 裝置之結構圖。該可程式邏輯電路控制裝置包括：可程式 j輯電路1、模組使用順序指定記憶體2、模組使用順序指 定記憶體3與控制器4。可程式邏輯電路卜模組記憶體區段· 2與模組使用順序指定記憶體3連接至控制器4。 可程式邏輯電路！由下列構成：可配置邏輯塊（clb)，其 用於構成’例如，美國XIUNX製造之場可程式間陣^ )矩陣開關，線材料等等。可程式邏輯電路1根據 二制器4之控制改變（配置）其邏輯組態（即，該可程式邏輯電 路之輸出信號與輸入信號之間之相關性）。如圖2之例子， 4如該可私式邏輯電路1包括：輸入邏輯電路BIBC、邏 98732-951130.doc -15- 1290282 輯電路BFBC、邏輯電路BQBC、輸出邏輯電路BOBC、矩陣 開關BLSW、線路LVL0至LVL4與線路LHL0至LHL2。 線路LVL0至LVL4與線路LHL0至LHL2之每一由63信號 線組成。輸入邏輯電路BIBC、邏輯電路BFBC、邏輯電路 BQBC與輸出邏輯電路BOBC經由匯流排連接至線路LVL0 至LVL4。線路LVL0至LVL4與線路LHL0至LHL2通過矩陣開 關BLSW互相連接，或互相切斷。矩陣開關BLSW實現可變 的互連。 各輸入邏輯電路BIBC、邏輯電路BFBC、邏輯電路BQBC 與輸出邏輯電路BOBC由（例如）一 TTL(電晶體一電晶體邏 輯）電路，或一CMOS(互補性氧化金屬半導體）邏輯電路， 或諸如此類構成。 於根據控制器4之控制之模式中，每一輸入邏輯電路 BIBC將信號輸入供應至可程式邏輯電路1到達線路LVL0。 各輸入邏輯電路BIBC由（例如）一輸出選擇電路OSEL1構 成，如圖3所顯示。 輸出選擇電路OSEL1經由63位元之匯流排IoA(l)至 IoA(63)連接至線路LVL0。輸出選擇電路OSEL1將4-位元信 號輸入供應至可程式邏輯電路1，到達由該線路LVL0構成 之信號線。根據控制器4或諸如此類所供應之24-位元控制 信號ConfigI，輸出選擇電路OSEL1決定該信號將被供應至 線路ΙΛ/ΧΟ中之那一信號線。輸出選擇電路OSEL1接著傳送 該信號給所決定之信號線。輸出選擇電路OSEL1可以決定 不傳送該信號給線路LVL0之任一信號線。 98732-951130.doc -16- 1290282 各邏輯電路BFBC根據控制器4之控制，就線路LVL0或 LVL1所供應之信號執行一邏輯作業。邏輯電路BFBC將所獲 得之信號傳送至線路LVL1或LVL2。各邏輯電路BFBC包括 (例如）：一輸入選擇電路ISEL1、一基本功能單元FBC與一 輸出選擇電路OSEL2，如圖4所顯示。 輸入選擇電路ISEL1經由63位位元之匯流排IiA(l)至 IiA(63)，連接至線路LVL0或LVL1。輸入選擇電路ISEL1在 與其連接之線路LVL0或LVL1所供應之信號中，獲得一 6-位元信號。輸入選擇電路ISEL1將所獲得之信號傳送至基本 功能單元FBC。根據該控制器4或諸如此類所供應之36-位元 控制信號ConfigFi之值，輸入選擇電路ISEL1決定從線路 LVL0或LVL1之該等63個信號線中之六信號線獲得該信 號。輸入選擇電路ISEL1從所決定之信號線獲得該信號。輸 入選擇電路ISEL1接著將所獲得之信號傳送至基本功能單 元FBC。輸入選擇電路ISEL1可以決定不從線路LVL0或 LVL1之該等信號線之任一獲得信號。在此情況下，輸入選 擇電路ISEL1將代表邏輯值之信號傳送至基本功能單元 FBC。 基本功能單元FBC包括（例如）一選擇電路SEL與一鎖存 電路L，如圖4所示。 根據輸入選擇電路ISEL1所供應之6-位元信號值，基本功 能單元FBC選擇總共兩位位元，一位元來自控制器4或諸如 此類所供應之130-位元控制信號ConfigFf之第一至第64位 元，而一位元來自該控制信號ConfigFf之第65至第128位 98732-951130.doc -17-
1290282 元。基本功能單元FBC將該2-位元信號（信號XY)傳送至輸 出選擇電路OSEL2。根據該控制信號ConfigFf之第129與第 130位元之值，基本功能單元FBC決定是否鎖存信號XY。基 本功能單元FBC接著將指示該決定之結果之信號EN傳送至 鎖存電路L。 根據信號EN，鎖存電路L辨別其是否決定要鎖存信號 XY。當決定要鎖存信號XY時，鎖存電路L保留信號XY之 值。然後，鎖存電路L將具有該保留值之2-位元信號傳送至 輸出選擇電路0SEL2，作為信號QY。另一方面，當決定不 鎖存信號XY，鎖存電路L將具有目前保留值（即，信號XY 之舊值）之2-位元信號傳送至輸出選擇電路0SEL2，作為信 號QY。在鎖存信號XY期間，可程式邏輯電路1之該等個別 區段以同步於一時脈信號方式執行鎖存。可程式邏輯電路1 可在外部獲得該時脈信號。另一選擇，可程式邏輯電路1 可具有一電路，以產生該時脈信號。 輸出選擇電路0SEL2經由63位元之匯流排Ι〇Β(1)至 IoB(63)而連接至線路LVL1或LVL2。輸出選擇電路0SEL2 將基本功能單元FBC所供應之信號XY與信號QY(總計4位 位元）供應至組成線路LVL1或LVL2之該等信號線。輸出選 擇電路OSEL2根據控制器4,或諸如此類所供應之24-位元控 制信號ConfigFo之值，決定該4-位元信號將被供應至線路 LVL1或LVL2之那一信號線。輸出選擇電路OSEL2接著將該 4-位元信號傳送至所決定之信號線。輸出選擇電路OSEL2 可以決定該信號不傳送至線路LVL1或LVL2之該等信號線 98732-951130.doc -18 *
1290282 之任一信號線。 於根據控制器4之控制之模式中，各邏輯電路BQBC保留 線路LVL2或LVL3所供應之信號。在經由線路LVL0或LVL1 重新組態下一邏輯組態之後，邏輯電路BQBC將該信號提供 給可程式邏輯電路1中之邏輯電路BFBC。各邏輯電路BQBC 包括（例如）：一輸入選擇電路ISEL2、一功能單元qbc與一 輸出選擇電路OSEL3，如圖5所示。 輸入選擇電路ISEL2經由63位元之匯流排ηΒ(1)至 IiB(63)，連接至線路LVL2或LVL3。輸入選擇電路isEl2在 與其連接之線路LVL2或LVL3所供應之信號中，獲得一‘ 位元信號。輸入選擇電路ISEL2將所獲得之信號傳送至功能 單元QBC。根據控制器4或諸如此類所供應之24-位元控制 信號ConfigQi之值，輸入選擇電路ISEL2決定從線路LVL2 或LVL3之該等63信號線中之四信號線獲得該信號。輸入選 擇電路ISEL2從所決定之信號線獲得總共四位元之信號，並 將所獲得之信號傳送至功能單元QBC。輸入選擇電路ISEL2 可以決定不從線路LVL2或LVL3之該等信號線之任一獲得 信號。在此情況下，輸入選擇電路ISEL2將代表邏輯值"〇” 之信號傳送至功能單元QBC。 功能單元QBC由一鎖存電路或諸如此類所構成。功能單 元QBC保留輸入選擇電路ISEL2所供應之4-位元信號之 值。功能單元QBC將具有該保留值之信號傳送至輸出選擇 電路OSEL3，作為一信號QY2。
輸出選擇電路OSEL3經由63位元之匯流排IoC(l)至IoC 98732-951130.doc -19- 1290282 1摩1日修^換頁1 (63)，連接至線路LVL3或LVL4。輸出選擇電路OSEL3將功 能單元QBC所供應之4-位元信號QY2，供應至組成線路 LVL3或LVL4之該等信號線。輸出選擇電路OSEL3根據控制 器4或諸如此類所供應之24-位元控制信號ConfigQo之值， 決定信號QY2將被供應至線路LVL3或LVL4之那一信號 線。輸出選擇電路0SEL3接著接著將該信號傳送至所決定 之信號線。輸出選擇電路OSEL3可以決定該信號不傳送至 線路LVL3或LVL4之該等信號線之任一。 於根據控制器4之控制之模式中，各輸出邏輯電路B0BC 輸出線路LVL4所供應之信號。各輸出邏輯電路B0BC包括 (例如）：一輸入選擇電路ISEL3與一功能單元OBC，如圖6 所示。 輸入選擇電路ISEL3經由63位元之,匯流排IiC(l)至IiC (63)，連接至線路LVL4。輸入選擇電路ISEL3在與其連接之 線路LVL4所供應之信號中，獲得一 4-位元信號。輸入選擇 電路ISEL3將所獲得之信號傳送至功能單元0BC。根據該控 制器4或諸如此類所供應之24-位元控制信號ConfigO之 值，輸入選擇電路ISEL3決定從線路LVL4之該等63信號線 中之四信號線獲得信號。輸入選擇電路ISEL3從所決定之信 號線獲得總共四位元之信號，並將所獲得之信號傳送至功 能單元OBC。輸入選擇電路ISEL3可以決定不從線路LVL4 之該等信號線之任一獲得信號。在此情況下，輸入選擇電 路ISEL3將代表邏輯值"0”之信號傳送至功能單元OBC。 功能單元OBC由一鎖存電路或諸如此類所構成。功能單 98732-951130.doc -20- 1290282 元OBC保留輸入選擇電路ISEL3所供應之4-位元信號之 值，或傳遞該信號。根據控制信號ConfigO之第25至第28 位元，決定保留或傳遞該信號。功能單元OBC送出具有該 保留值之信號，或已傳遞之信號作為可程式邏輯電路1之輸 出信號（信號Y)。 矩陣開關BLSW能使線路LVL0至LVL4與線路LHL0至 LHL2互相電連接或切斷。矩陣開關BLSW根據控制器4所供 應之控制信號（在下面該控制信號將被稱為控制信號 ConfigL)之值，使線路LVL0至LVL4互相電連接或切斷，使 線路LHL0至LHL2互相電連接或切斷，或使線路LVL0至 LVL4與線路LHL0至LHL2電連接或切斷，等等。 如圖7所顯示，例如，連接或切斷線路LVLm(m是〇至4之 整數）與線路LHLn(n是0至2之整數）之矩陣開關BLSW ’由 3969個連接或切斷線路LVLm-j(j是1至63之整數）與線路 LHLn-k(k是1至63之整數）之開關Q所構成。各開關Q由一開 關元件（例如，場效應電晶體（FET))構成’如圖7B所示。於 圖7所說明之範例中’ FET Q1使組成線路LVLm-j之兩"^號 線LVLm-jA與LVLm-jB互相連接或切斷。FET Q2使組成線 路LHLn-k之兩信號線LHLn-kA與LHLn-kB互相連接或切 斷。FET Q3使信號線LVLm-jA與信號線LHLn-kA互相連接 或切斷。FET Q4使信號線LVLm-jA與信號線LHLn-kB互相 連接或切斷。FET Q5使信號線LVLm-jB與信號線LHLn-kA 互相連接或切斷。FET Q6使信號線LVLm-jB與信號線 LHLn-kB互相連接或切斷。當該等開關Q具有如圖7B所顯 98732-951130.doc -21- t. 1290282 之結構，控制信號ConfigL將被加至（例如）組成該等開關Q 之每一 FET之閘極。 線路LVL0至LVL4連接至輸入邏輯電路BIBC、邏輯電路 BFBC、邏輯電路BQBC與輸出邏輯電路B0BC。線路LHL0 至LHL2連接至矩陣開關BLS W。線路LHL0至LHL2不是直接 連接至輸入邏輯電路BIBC、邏輯電路BFBC與邏輯電路 BQBC(通過線路LHLO至LHL2可連接至經過矩陣開關 BLSW之電路）。 矩陣開關BLSW具有上面所描述之能力，可程式邏輯電路 1中之線路，根據控制器4或諸如此類供應至矩陣開關BLSW 之控制信號ConfigL變化。輸入邏輯電路BIBC、邏輯電路 BFBC與邏輯電路BQBC根據控制器4或諸如此類之控制，經 由線路LVL0至LVL4與線路LHL0至LHL2互相連接。因此， 可程式邏輯電路1整體成為具有能執行稍後描述之模組内 容所決定之預定處理之邏輯電路。 模組記憶體區段2與模組記憶體區段3由一 RAM(隨機存 取記憶體）構成。模組記憶體區段2與模組記憶體區段3之每 一回應控制器4進行之存取，讀出儲存於此之資料（將被論 述）。模組記憶體區段2與模組記憶體區段3將該讀取之資料 傳送至控制器4。 模組記憶體區段2儲存定義可程式邏輯電路1之邏輯組態 之資料（在下文稱為π模組”），如圖1中所示範。單一模組指 示可程式邏輯電路1每次能夠陳述之邏輯組態之全部或部 分。一模組可指示輸入邏輯電路BIBC、邏輯電路BFBC、邏 98732-951130.doc -22- 1290282 輯電路BQBC與輸出邏輯 圖2所顯示。另一選擇， 或部分邏輯電路BQBC之組熊 輯組態，如揭露於待案之
電路BOBC之所有的邏輯組態，如 一模組可以是部份邏輯電路BFBC ，不需改變其他邏輯電路之邏 曰本專利申請KOKAI發表號 2003-198362或待案之日 2003-029969 之每一裝置。 本專利申請KOKAI發表號 將10位7G位址指派給每一記憶體位置，指示模組記憶 憶體區域。模組記憶體區段2根據指定該模組 之位址指定-模組，即，儲存該模組之上方記憶體位置(或 該模組中之—特定部份，例如末端）之位址。 如圖8所顯7F，模、组使用順序指定記憶體3之記憶體區域 之每16位％組成一頁。一頁位址（頁位置）指派給該頁。 模組使用順序指定記憶體3之該等個別頁從較高頁排序至 車乂低頁。組成各頁之16_位元同樣從較高重要位元排序至較 低位元。 模、、且使用順序指定記憶體3中，資料結構示範於圖$之各 頁’儲存各模組儲存於模組記憶體區段2之位址，或指示執 行分支案例中之跳躍距離（偏移值）之值，以及一六位元之控 制位70。於圖7所顯示之㈣中，_模組之該位址或一偏移 值佔用各頁之較低十位元。該控制位元佔用上面之六位元。 控制位元由指示（例如）是否允許控制器4執行一分支處 理（下文稱為”分支控制位元”）之兩位元，以及指示執行分支 處理案例中之分支條件之四位元（下文稱為，，分支條件定義 控制位元 98732-951130.doc -23 - 1290282^ 年"月—曰修(g止替拔sj 當該分支控制位it採用—預定值（例如，二進位值"10")， 而且由包括於與該分支控制位元同一頁之分支條件定義控 制位元所規定之條件被執行，該分支控制位元命令控制器4 根據儲存於該頁之偏移值，以及該頁之頁位址作為一起始 點跳躍。即’在此情況下’控制器4讀取儲存在—具有該頁 位址之頁之資料，該頁位址等於該起始頁之頁位址與儲存 在該頁之偏移值（即，儲存在該頁做為跳躍之資料）之總合。 方面田該刀支控制位元採用一不同於該預定值之 值⑽如，-”〇〇,，或”01”之二進位值），該分支控制位元命令 控制器4從模組記憶體區段2，讀取一由包括於與該分支控 2位元同-頁之位址所指定之模組。該分支控制位元也命 令控制器4,依照所讀取模組之指示，配置可程式邏輯電路 1此外，該分支控制位元命令控制器4讀取儲存在該頁之 下=頁之資料（特別是一具有頁位址是該頁位址加丨之頁 當分支條件定義控制位元採用二進位值” 〇〇〇〇"，例如， 分支條件定義控制位元指示，，具有一 ”〇”值之信號C〇nd(0)” 作為執行跳躍之條件（有條件跳躍）。 田刀支條件定義控制位元採用二進位值"0001丨丨，例如， 分支條件定義控制位元指示，，具有一 ”〇”值之信號C〇nd(ir 作為執行跳躍之條件。 田分支條件定義控制位元採用二進位值"0010”，例如， 刀支條件定義控制位元指示”具有—，，0”值之信號cond(2)，， 作為執行跳躍之條件。 田刀支條件定義控制位元採用二進位值，，0011丨丨，例如， 98732-95l130d〇e -24- l29〇282r^t^·—·*—~-1 年月日修正替换買 刀支條件定義控制位元指示，，具有一，，〇’，值之信號Cond(3)，， 作為執行跳躍之條件。 當分支條件定義控制位元採用二進位值”0100”，例如， 刀支條件定義控制位元指示"具有一，，〇"值之信號Cond(4)·， 作為執行跳躍之條件。 當分支條件定義控制位元採用二進位值”1〇〇〇”，例如， 77支條件定義控制位元指示，，具有一，，1"值之信號Cond(O)，， 作為執行跳躍之條件。 *分支條件定義控制位元採用二進位值”1001”，例如， 77支條件定義控制位元指示，，具有一，，丨，，值之信號c〇nd(1)，， 作為執行跳躍之條件。 田分支條件定義控制位元採用二進位值”1010"，例如， 刀支條件定義控制位元指示，，具有一，，1，，值之信號Cond(2)，， 作為執行跳躍之條件。 虽分支條件定義控制位元採用二進位值” 1〇11"，例如， 分支條件定義控制位元指示，，具有一，，1"值之信號C〇nd(3)，， 作為執行跳躍之條件。 田刀支條件定義控制位元採用二進位值，，i i 〇〇，丨，例如， 刀支條件定義控制位元指示，，具有一，，1”值之信號Cond(4)，， 作為執行跳躍之條件。 田刀支條件定義控制位元採用二進位值"0111"或 1 U ，例如，分支條件定義控制位元指示一條件，使得” 跳躍破執行（無條件地執行一闕），只要分支控制位元包 括在與具有上述預定值之分支條件定義控制位元之同一頁 98732-951130.doc -25· 1290282
信號Cond(0)至Cond(4)總共是五位元之信號，將從正執 行監督一條件是否被執行之處理之邏輯電路BFBC，正執行 保留另一處理結果之處理之邏輯電路BQBC，或正執行輪出 該監督結果之處理之輸出邏輯電路B〇BC，供應至控制器 4。於邏輯電路BFBC，邏輯電路BQBC，或輸出邏輯電路 BOBC供應信號Cond(O)至Cond(4)之案例，事先描述於一模 組。可能的目標在一條件完成後將被監督，該條件包括（例 如）：呼叫另一處理之條件，以及從另一已被呼叫之處理返 回原始處理之條件，除了執行有條件跳躍之條件外。 控制器4由一包括處理器（例如，一 cpu(中央處理單元）) 之控制器，及一儲存由該處理器所執行之程式之非揮發性 記憶體（例如，R0M(唯讀記憶體））所組成。另一選擇，組成 控制器4之控制器可以由一專用電子電路構成。 控制器4執行（例如）如圖9所說明之處理，當控制器4由一 處理器、一非揮發性記憶體等等構成，該處理器載入儲存 於（例如）該非揮發性記憶體之程式，並執行該程式時，完成 圖9所顯示之處理。 尤其，控制器4開始一作業時，首先控制器4讀取儲存在 八有模組使用順序指定記憶體3(即，一模組之該控制位元 與位址’或該偏移值)之最高頁位址之頁之資料(圖9之步驟 S 1) 〇 :接者’控制H 4由從模組使用順序指定記憶體3所讀取之 最新貝料（在稍後論述之步骤S5，87或89)，辨別一頁是否 98732-951130.doc -26- 1290282 是最後一頁，即，該頁是否為該最低頁位址定義（步骤S2)。 當決定該頁是最後一頁，控制器4結束該處理。 當決定該頁不是最後一頁，控制器4辨別包括於從模組使 用順序指定記憶體3所讀取之最新資料之控制位元指示之 處理：（a)讀取一模組或（b)分支（有條件跳躍或無條件跳 躍）（步骤S3)。 當決定該控制位元指示處理（a)時，控制器4從模組使用順 序指定記憶體2讀取一由包括於從模組使用順序指定記憶 體3所讀取之最新資料之位址所指定之模組。然後，控制器 4以採用該模組所指示之邏輯組態之方式，配置可程式邏輯 電路1(步骤S4)。在步骤S4，尤其，控制器4產生（例如）上述 之控制信號：ConfigI、ConfigFi、ConfigFf、ConfigFo、
ConfigQi、ConfigQ0、c〇nfig〇與 c〇nfigL，並將該等控制信 號傳送至可程式邏輯電路丨，以配置可程式邏輯電路i。 當完成步骤S4之處理，控制器4從模組使用順序指定記憶 體3，讀取儲存在已讀取之最新資料之頁之下一頁之資料 (步骤s5)。接著，控制器4返回該處理步驟s2。 另一方面，當在步驟S3決定該控制位元指示處理（b)時， ㈣器續別包括於該控制位元之分支條件定義控制位元 指不之處理：（C)無條件跳躍或（d)有條件跳躍（步骤S6)。在 步骤S6,尤其，控制器4辨別該分支條件定義控制位元之值 是否為"GU1"或”1111"。當該分支條衫義控制位元之值採 控制器4決定指示一無條件跳躍。當該分支條件 疋工，位7L之值採用一不同於該等兩值時，控制器4決定 98732-951130.doc -27-
1290282 指示一條件跳躍。 田在步骤S6決定指示無條件跳躍時，控制器*根據包括於 與該控制位元同一百夕伯 貝之偏移值跳躍（即，讀取儲存在將被跳 躍之該頁之資料）（步聰ς ^ 2 " )。接者，控制器4返回該處理步驟 〜另方面，當在步驟S6決定指示條件跳躍時，控制器4 獲得⑽)可程式邏輯電…所供應之信號c〇nd(〇)至 C〇nd(4)(步驟S8)。接著，控帝i S 4根據該等獲得之信號 C〇nd(0)至Cond⑷指示之值，辨別該分支條件定義控制位元 指示之分支條件是否被執行（步驟S9p當決定該分支條件 未被執行時，控制器4從模組使用順序指定記憶體3，讀取 儲存在已讀取之最新資料之頁之下一頁之資料（步驟 s 10)。接著，控制器4返回處理步驟S2。另一方面，當決定 該分支條件被執行時，控制器4返回處理步驟S7。 藉由使用該信號或保留於邏輯電路Bqbc中之舊的作業 結果，當一信號從外部供應至該輸入邏輯電路BIBc時，可 程式邏輯電路1根據所擁有之時間邏輯組態，執行算術作 業。接著，可程式邏輯電路1保留指示該作業結果之信號於 邏輯電路BQBC，或由輸出邏輯電路b〇BC輸出該信號。 通過該作業，可程式邏輯電路控制裝置以一個接著一個 之預定順序，執行可程式邏輯電路1之邏輯組態。另外，可 程式邏輯電路控制裝置流暢地執行牵涉條件分支與無條件 分支之複雜程序中之邏輯組態。 可程式邏輯電路控制裝置之結構不受限於上面所描述 98732-951130.doc -28-
1290282 的。
例如，早-=? MA 體裝置可執行模組記憶體區段2與模組記 體區^又3之功能。 儲存於模組使用順序指定記憶體3之資料不需要採用上 斤描述之貝料結構。例如，組成一頁之位元數是任意的。 模組記憶體區段3中之每_頁之一模组之位址之位元數、頁 偏移值、》支控制位元或分支條彳定義控制位元盘 位置也是任意的。 〃 J器4進行跳躍之條件不受限於上面所描述的。例如， 執行跳躍之條件不需要與信號Cond(〇)至c〇nd(4)之值相 關。該條件可以與控制器4可獲得之任意資訊相關。 L唬Cond可代表所獲得，如執行預定處理之結果值，例 如’邏輯作業’通過可程式邏輯電路1之單-節點或複數節 點之母，一次或多次所產生之信號值。在此情況下，可 程式邏輯電路1應具有執行該邏輯作業或諸如此類之邏輯 電路。 控制器4於上述模組中不是只可執行跳躍（即，相對跳 躍），而是也可執行絕對跳躍。在此情況下，例如，儲存於 模組使用順序指定記憶體3之分支控制位元應陳述三種命 令’例如’相對跳躍，絕對跳躍與無跳躍。當該分支控制 位元命令絕對跳躍，控制器4應該說明將被跳躍之頁之位址 係儲存在包括該分支控制位元之頁，替代一偏移值。在此 情況下’將被跳躍之該頁之位址係儲存在包括該分支控制 位元之頁，替代一偏移值。 98732-951130.doc -29- 1290282 “該可程式邏輯電路控制裝置可進一步具有一記憶體，該 Z隐體具有伺服作為後進先出（UFQ)堆疊。接著，該可程 式邏輯電路控制裝置可使用該堆疊，管理該堆疊之模組使 Z順序指定記憶體3之頁之頁位址，並完成呼叫與返回功 能。由例如下面之方案能實現該呼叫與返回功能。 如此^又β十該控制位元，因此能夠包括··命令一呼叫處理 之資料，以及命令一返回處理之資料。於分支處理中，將 被跳躍之頁儲存多次使用之模組之位址。將被跳躍之頁之 控制位元包括命令返回之資料。呼叫將被跳躍之頁之同 時，控制器4儲存目前執行頁之下一頁之頁位址。接著，控 制器4載入儲存在將被跳躍之頁之資料，並配置可程式邏輯 電路1。接著，控制器4讀出儲存於該堆疊之頁位址（跳躍之 刖，已執行之頁之下一頁之位址），並跳躍至該頁位址所指 示之頁。 該方案能完成呼叫與返回功能。 為了應付一由可程式邏輯電路！所執行之處理不是以同 步於其他裝置或諸如此類方式予以處理的狀況，或該處理 所需要的時間非固定的狀況，一模組可用一種方式來定義 可程式邏輯電路1之邏輯組態’該方式促使邏輯電路Bfbc 監督可程式邏輯電路1處理之結束，邏輯電路Bqbc保留該 監督結果，而輸出邏輯電路BOBC供應指示該處理結束之資 料至控制器4。 當一模組定義可程式邏輯電路1之邏輯組態的方式係促 使可程式邏輯電路1執行事先已知按預定數量時脈終止之 98732-951130.doc •30·
1290282 處理時，該模組可用該一種方式來定義該邏輯組態，該方 式促使可程式邏輯電路1進一步運作為··一計數該時脈信號 之時脈數之計數器；以及辨別該計數器所計數之時脈數是 否已達到一預定數之邏輯電路，而且當決定該時脈數已達 到該預定數時，供應指示該處理結束之資料至控制器4。 控制器4、模組使用順序指定記憶體3和/或模組使用順序 指定記憶體2可由可程式邏輯電路1所構成。在此情況下， 可程式邏輯電路控制裝置進一步包括：一非輝發性記憶體 裝置（例如，ROM或諸如此類），其儲存一定義該邏輯組態 之板組，用於使可程式邏輯電路i運作為（例如）控制器4、模 組使用順序指定記憶體3和/或模組使用順序指定記憶體 2。可程式邏輯電路1應具有一控制電路或諸如此類，其在 該可程式邏輯電路控制裝置啟動之後，立刻一次讀取一儲 存於該非輝發性記憶體裝置之模組，並改變可程式邏輯電 路1之邏輯組態如該模組所定義。 “儘官上面已描述本發明之一實施例，能藉由使用一般之 電腦系統，非專用之系統，實現本發明之可程式邏輯電路 控制裝置。例如，將執行模組記憶體區段2、模組記憶體區 段3與控制器4之作業之程式從一媒體(cd_r〇m，m〇或諸如 此類）予以載入，其中該等程式被儲存且安裝於與可程式邏 輯電路1連接之電腦，該電腦作為執行上面所描述之處理之 可程式邏輯電路控制裝置。 、未限制提供具有該等程式之電腦之方法。例如，程式可 被上載至-通訊電路之BBS(電子佈告攔系統），而且經由該 98732-951130.doc 1290282 (?， -¾ ¾ % 通訊電路分配至該電腦。另一選擇，可用一由代表該程气 之信號調變一載波之調變波傳送各程式，而且一接收該, 變波之單元解調變該調變波，以恢復該程式。接著，該電 腦啟動該程式，而且在一 OS(作業系統）之控制下，以執行 其他應用m式之同一I式，執行該程式。上述使該電腦作 為執行上面所描述之處理之可程式邏輯電路控制農置。 當該OS負責一處理之部分，或該os構成本發明之一信號 結構要素之部分時，一記錄載體可儲存一執行該部分 式。在此情況下，執行個別功能或步驟之程式（由電腦執行) 應儲存於本發明之記錄載體中。 可產生各種實施例與改變，不需違背本發明之廣義精神 與範圍。上面所描述之實施例是用於說明本發明，而不是 限制本發明之範圍。由該附加中請專利範圍，而不是實: :，陳述本發明之範圍。於本發明之t請專利範圍之等同 意義内’以及有關本發明之範圍之中請專利内進行各⑽ 【圖式簡單說明】 閱項上面之詳細描述與該物加圖示之後 發明之該等目的、其他目的與優點，其中：瞭解本 二說明根據本發明之一實施例之可程式邏輯電 裝置之結構圖； f 圖2顯示可程式邏輯電路之組態之示範圖； 圖3顯示輸入邏輯電路BIBC之組態圖； 圖4顯示邏輯電路BFBC之組態圖； 98732-951l30.doc -32- 1290282 日修\ ιό止聲換1 圖5顯示邏輯電路BQBC之組態圖； 圖6顯示輸出邏輯電路BOBC之組態圖； 圖7A顯示矩陣切換之結構圖，而圖7B顯示構成該矩陣開 關之開關結構圖， 圖8顯示儲存於一模組使用順序指定記憶體之資料之資 料結構圖，及 圖9說明一控制器所執行之處理流程之流程圖。 【圖式代表符號說明】 1 2 3 4 LVL0 至 LVL4，
LHL0 至 LHL4 BIBC
BFBC，BQBC BOBC OSEL1，OSEL2， 可程式邏輯電路 模組儲存記憶體 模組 使用順序指定記憶體 控制器 線路 輸入邏輯電路 邏輯電路 輸出邏輯電路 輸出選擇電路 OSEL3
IoA(l)至 IoA(63)， 匯流排
IoB(l)至 IoB(63)， .
IiA(l)至 IiA(63)，
IiB(l)至 IiB(63) 98732-951130.doc -33- 1290282
ConfigI，ConfigFi， 位元控制信號 ConfigFf，ConfigFo， ConfigQi、ConfigQo， ConfigO，ConfigL ISEL1，ISEL2，ISEL3 輸入選擇電路 FBC 基本功能單元 L 鎖存電路 ΕΝ，XY，QY 信號 QBC 功能單元 SEL 選擇電路 Q 開關 BLSW 矩陣開關 98732-951130.doc -34-
Claims (1)
1290282 H 3|修(声^^^ 十、申請專利範園： 1 · 一種可程式邏輯電路控制裝置，其包括： ^控制器（4) ’其供應一控制信號至一外部可程式邏輯 電路⑴’該可程式邏輯電路⑴具有—根據_供應之控制 信號改變一邏輯組態之功能； 模、、且儲存δ己憶體（2),其儲存複數個模組，每個模組 各自由定義該可程式邏輯電路（1)之一邏輯組態之資料所 構成；及 一模組使用順序指定記憶體（3)，其具有複數個已排序 己隱體位置，該荨$己憶體位置之每一記憶體位置各儲 存用於指定該模組儲存記憶體（2)中用於儲存一將被執行 之模組的一記憶體位置之位址之資料，或儲存用於指定 該模組使用㈣指$記憶體（3)之另-記憶體位置之位址 之資料， 其中該控制器（4)獲得儲存在該模組使用順序指定記憶 體（3)中之一記憶體位置之資料， 判斷所獲得之資料係指定用於儲存該模組之該記憶體 位置之位址與該另一記憶體位置之位址中之哪一位址， 當已判斷該獲得之資料指定該模組之位址時，從該模 組儲存記憶體（2)，獲得儲存於該位址所指示之記憶體位 置之該模組，產生一控制信號，其控制該可程式邏輯電 路⑴採用-由該模組定義之邏輯組態，並供應所產生之 控制信號至該可程式邏輯電路（1)，及 當已判斷該獲得之資料指定另一記憶體位置時，從該 98732-951130.doc % 1290282 ' f -· - " ：τ ---； 模組使用順序指定記憶體（3)·，_ 位置之資料。 又传儲存在該另一記憶體 2·如請求項1之可程式邏 模組使用順序指定他 工制裝置，其中當儲存在該 指定該模組使用順—記憶體位置之資料， 時，該資料包括指〜（°己匕體（1)中之另一記憶體位置 獲得儲存在該另二件之條件定義資料，以開始一 當已判斷該獲得:資::置，資料之處理’及 制器⑷判斷由包括於兮:疋另—§己憶體位置時’該控 指定之條件是顿⑽^㈣之絲件定義資料所 斷職相執料，獲㈣存在 序指定記憶體⑺中之該另-記憶體位置之資料，及 當=斷該條件未被執行時，中止獲得在該另一記憶 體位置之賢料。 98732^951130.doc 1 .如請求項2之可程式邏輯電路控職置，其中由該條件定 義貝料指定之該條件，與在該可程式邏輯電路⑴之一預 定節點上所產生之信號規定之值相關，及 當已判斷儲存在該模組使用順序指定記憶體（3)中之一 吞己憶體位置之資料指定另—記憶體位i時，該_器⑷ 從該可程式邏輯電路（1)之該節點獲得該信號，而且根據 該獲得之乜號所規定之該值，判斷由包括於從該模組使 用順序指疋記憶體（3 )所獲得之該資料之該條件定義資料 所指定之條件是否被執行。 4.如請求項1之可程式邏輯電路控制裝置，其中儲存在該模
1290282 吞己憶體位置之資料包括 料係指定用於儲存一模 吞己憶體位置之位址中之 組使用順序指定記憶體（3)中之一 識別資料，用於識別該儲存之資 組之該記憶體位置之位址與另一 哪一位址， 該控制器（4)根據包括於從 、。梃組使用順序指定記憶體 (3)獲传之該資料之該識 該記、’、’、請詩儲存該模組之 -位址被指定與該另-記憶體位置之位址中之哪 5. 一種可程式邏輯電路控 冰却、 控制方法，其供應一控制信號至一 卜。P可程式邏輯電路（η 掳访祉成 冤路⑴该可程式邏輯電路⑴具有-根 據該供應之控制信號 +A I 邏輯組態之功能，而且該 方法包括下述步驟： s子複數個換組’每個模組各自由定義該可程式邏輯 。路⑴之-邏輯組態之資料所構成； 儲存用於指定儲;^ 疋儲存一模組之一記憶體位置之位址之資 料，或儲存另_ 0 两仔另5己憶體位置之位址在複數已排定之記憶 體位置之每一； 獲侍儲存在該等記憶體位置之每-記憶體位置之資 料； $斷該獲传之資料係指定用於儲存該模組之該記憶體 ▲之位址與該另一記憶體位置之位址中之哪一位址； 位田判斷該獲得之資料指定用⑨儲存一模組之一記憶體 之位址時’獲得儲存於該位址所指示之該記憶體位 古女去曾 B Μ、、、且’產生一控制信號，其控制該可程式邏輯電 98732-951130.doc 1290282 路（1)採用-由該模組定義之邏輯組態，並供應該控制信 號至該可程式邏輯電路（1);及 虽判斷該獲得之資料指定另—記憶體位置之位址時， 獲得儲存在該另一記憶體位置之資料。 6· —種記錄可程式邏輯電路控制程式之電腦可讀取儲存媒 體，該程式係用於使一電腦運作一可程式邏輯電路控制 裝置，其獲得一由定義-外部可程式邏輯電路⑴之一邏 輯組恶之資料所構成之模組，該可程式邏輯電路（丨）具有 根據自-儲存複數個模組之模組儲存記憶體⑺供應 之控制信號來改變一邏輯組態之功能，該可程式邏輯電 ，控制裝置產生一控制該可程式邏輯電路⑴採用一由該 獲得之模組定義之-邏輯組態之控制信？虎，並供應所產 生之控制仏5虎至該可程式邏輯電路（丨），而且進一步使該 電腦執行下列功能： 獲知儲存在一具有複數個已排序之記憶體位置之外部 模、、且使用順序指定記憶體（3)中之-記憶體位置之資料， 4等A憶體位置之每_記憶體位置各儲存用於指定該模 ’、儲存A It體（2)中用於儲存—將被執行之模組的一記憶 體位置之位址之資料’或健存用於該模組使用順序指定 記憶體（3)之另一記憶體位置之資料； 判斷所獲得之資料係指定用於儲存該模組之該記憶體 置之位址與e亥另一記憶體位置之位址中之哪一位址； 當判斷該獲釋之資料指定一模組之位址時，從該模組 諸存。己隱體（2)，獲得鍺存於該位址所指示之一記憶體位 98732-951130.doc 1290280¾¾^^ / …_____i t 『w—uMTu i_··- nf---·ί·〜一知*-1^111111 N"Μ_**『 置之該模組，而且改變該可程式邏輯電路（1)之該邏輯組 態，以使該可程式邏輯電路（1)採用一由該模組定義之邏 輯組態；及 當判斷該獲得之資料指定另一記憶體位置時，從該模 組使用順序指定記憶體（3)，獲得儲存在該另一記憶體位 置之資料。 98732-951130.doc 1290282 十一、圖式： 第〇93141〇53號專利申請案 中文圖式替換頁(95皐11月）
98732.doc 1290282 年月日％正替換頁 七、指定代表圖： (一) 本案指定代表圖為：第（1 )圖。 (二) 本代表圖之元件符號簡單說明： 1 可程式邏輯電路 2 模組儲存記憶體 3 模組使用順序指定記憶體 4 控制器 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 98732-951130.doc
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