TWI287851B - Low cost method of providing a semiconductor device having a high channel density - Google Patents

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Description

1287851 玖、發明說明： 先前專利申請案的參考 本申請案已經在2002年6月27日於美國提出申請，專利 申請序號為10/184187。 技術領域 本發明一般是有關於半導體裝置，尤其是提供低成本、 高通道密度、溝槽閘極電晶體。 先前技術 溝槽功率金氧半場效電晶體（MOSFET)裝置使用於許多 應用上，包括電源供應器、電池充電器、電腦以及行動電 話。溝槽功率MOSFET裝置的重要特徵是其導通電阻 (Rds(on))。對於給定的裝置面積來說，需要對功率MOSFET 的Rds(on)進行極小化處理。溝槽功率MOSFET通常是用大 量的晶胞來製造。每個個別的晶胞本身都是小的溝槽閘極 電晶體。藉並聯連接這些晶胞’有可能達到南電流承載能 力且低RDS(0N)的裝置。一般的溝槽功率MOSFET通常具有 1000個與1，000,000個之間的晶胞。每個晶胞都包括在溝槽 内的閘極結構、在相鄰溝槽間提供通道的擴散基極區、相 鄰到每個溝槽與頂部表面的擴散源極區、以及在頂部表面 上的基極接觸區。晶胞内的基極接觸區對於要避免浮動基 極狀況來說是必要的，該浮動基極的狀況會對該裝置的崩 潰電壓與崩潰能量能力有很不利的影響。 達成該裝置的低RdS(〇ts〇的方法是增加通道密度，該通道 密度是該裝置每單位面積的有效通道寬度。通常是藉減少
85229.DOC 1287851 每個晶胞尺寸來增加晶胞密度。然而，隨著晶胞尺寸的縮 小’源極區的寬度變得較小，而且更加難用低成本的光學 微影蝕刻設備來製造。因此，為了減少晶胞的尺寸，需要 更昂貴且更複雜的光學微影蝕刻設備以及製程來維持晶 胞尺寸的控制，以避免導入會對電晶體性能有不利影響的 缺陷。 先前需要更昂貴且更複雜的光學微影蝕刻設備來達到 較小晶胞尺寸，會造成製造功率MOSFET裝置的整體成本 增加。 因此’需要一種具有較小尺寸的功率溝槽MOSFET半導 體裝置’以及一種低成本製造出該裝置的方法。 發明内容 簡言之，本發明提供一種製造半導體裝置10的方法，藉 由在基板上定義出第一介電質層140，穿過該第一介電質 層進行姓刻而形成溝槽150，在溝槽侧壁上具有通道區135 ’以及用側面方式去除掉相鄰於通道上溝槽侧壁16〇的部 分第一介電質層，定義出半導體裝置的源極區28〇。 實施方式 在圖式中’具有相同參考數號的單元都是具有相類似的 功能。 圖1是在第一處理階段後用半導體基板100做成之電晶 體10所規化的半導體裝置的剖示圖。 半導體基板100包括具有#摻雜的薄層110，該薄層具有 約625微米的厚度。在其中的實施例中，薄層110是被重掺
85229.DOC 1287851 雜成具有n+型導電性以及約〇 〇〇1_〇 〇2歐姆-公分的電阻 係數’來當作半導體裝置10的傳導電極。在實施例中，薄 層110包括單晶石夕。 在薄層110上長出磊晶層，厚度約2至2〇微米之間，形成 汲極區120。在實施例中，磊晶層12〇包括單晶矽，該單晶 矽被摻雜成具有^型導電性以及約〇卜1〇 〇歐姆_公分的電 阻係數。 然後對基板100進行離子佈植步騾，形成基極區，當成 是相反導電性的薄層13〇。在實施例中，薄層13〇具有約1 至3微米的厚度，而且被摻雜成在表面上具有約 1.0xl017cnT3 至約5xl017cnr3 的 p_型導電性。 在薄層130上形成厚度約2000至約5〇〇〇埃的介電質層 140，形成硬質光罩。在實施例中，介電質層14〇是用熱成 長的二氧化矽來形成。 在介電質層140上形成介電質層17〇。在實施例中，介電 質層170是用低壓化學氣相沉積（LPcvD)來形成，當作厚 度約1000至2000埃的氮化矽。 用光阻對基板1 〇〇的表面1 3定義出圖案，以便遮蔽住去 除掉介電質層170與介電質層140之曝露部分的一系列標 準姓刻步驟。然後施加標準的非等方向性矽蝕刻，以去除 掉薄層130的曝露部分以及一部分的汲極區或薄層12〇，以 便同時形成溝槽150，而形成電晶體以及其它的主動裝置。 然後在溝槽150表面上長出約500至2〇〇〇埃厚度的犧牲 氧化物層（未顯示），以去除掉被該非等方向性蝕刻所損壞
85229.DOC I287851 的缺陷。 圖2是第二製造階段後電晶體1〇的剖示圖。使用標準的 濕化學蝕刻或等方向性電漿蝕刻，以便選擇性的去除掉犧 牲氧化物層（未顯示）以及部分的介電質層140,留下在介電 質層170底下之介電質層14〇的光罩區14ι，如圖所示。 標準的濕化學或等方向性電漿蝕刻會在主要是橫向或 水平的方向2 11上，以及本質上從每個侧壁16〇的相同數量 ，而在介電質層140上去除掉材料。因此，將介電質層14〇 切掉其底下由標準濕化學或等方向性電漿蝕刻步騾所決 足的本貝上相等距離220與221。所以，藉改變標準濕化學 或等方向性電漿蝕刻的時間，對介電質層14〇進行橫向蝕 刻，而形成光罩區141，產生在基極區13〇之表面195上的 受控制橫向尺寸230，如圖所示。 Q此使用上述結合光學微影蚀刻處理的方法，只需鐘 刻出相鄰溝槽15〇間之間距，亦即尺寸22〇，23〇與22丨的總 合，而達成較小且受良好控制的光罩區丨4丨特性尺寸。這 種光學微影蝕.刻處理需要較不昂貴的設備以及較為簡單 的處理，而以較低的製造成本，形成精確定位的光罩區。 因此使用如上述的簡單定時蝕刻，定義出尺寸23〇，22〇 興221此外，因為在本質上尺寸220與尺寸221較小，所 以光罩區141是自我對準中心到相鄰溝槽15〇之間。 在上述的蝕刻處理期間，，，下切，，或，，主要水平方向,，的用 ’疋指藉選擇出正確的㈣化學，讓濕化學或等方向性電 漿蝕刻對於介電質層14〇的材料具有高度的選擇性，亦即
85229.DOC 1287851 實施例中的二氣化石々。阴 夕 Q此，會從薄層130或介電質層17〇 去除掉/里的材料，如果有的話。在介電質層是用氮 。夕仪成’蓴層14G疋用：氧化碎做成，而薄層13()是基極 區的實施例中’定時濕化學㈣是用1〇:1的氫氟酸⑽) 與氟化氨⑽4F)溶液來進行。在另-實施例中，定時等方 向陡包水蝕刻被用來取代上述的濕蝕刻，以便選擇性的蝕 刻掉上面的表面或平面195或底下的表面或平面190，而去 除掉-部分的薄層14〇,其中㈣主要是發生在垂直於溝 槽150之側壁160的方向211上。 圖3是第三製造階段後電晶體1〇的剖示圖。使用定時蝕 T去除掉介電質材料170。在實施例中，該定時蝕刻處理 疋使用包括熱磷酸溶液的濕化學餘刻來進行。 然後在基板100上成長出介電質材料24〇。在實施例中， 介電質材料240包括以加熱方式在氧氣環境下，並在約攝 式800至1〇〇〇度的溫度下持續約三十至六十分鐘，所成長 出的二氧化矽。介電質材料240通常具有約3·9的介電常數 ，並且形成厚度至約100至1000埃，以便當作電晶體的 閘極氧化層。 然後將導電材料250沉積到基板1〇〇上，覆蓋住基板並填 滿溝槽150。在實施例中，導電材料250包括用化學氣相沉 積的多晶碎。然後使用標準的平坦化技術，從溝槽15 0上 去除掉導電材料250。在實施例中，是使用反應性離子蝕 刻來進行平坦化處理。在另一實施例中，可以使用化學機 械研磨（CMP)來進行平坦化處理。
85229.DOC 1287851 然後對該基板進行離子佈植步驟，使用光罩區141當作 離子佈植光罩，將n+型雜質260加入基極區13〇内，以便形 成源極區280。因此該離子佈植光罩或光罩區141會避免雜 質進入阻隔離子佈植區或基極接觸區27〇。既然光罩區i4i 的尺寸230受到精確的控制而且光罩區141會自我對準中 心，所以源極區280或基極接觸區27〇都可以做得很小，而 不需要有額外的空間給沒有對準的區域用。此外，既然沒 有額外的微影蝕刻步驟來定義出光罩區141，所以製造成 本會進一步降低。 另外，既然光罩區141可以在形成期間讓厚度142改變， 所以該區的光罩特性能被輕易的改變而提供離子佈植阻 隔，其中雜質會穿透光罩區141進入較淺的深度，或是雜 質會穿透到較大的深度，而保持所有上述的優點。 圖4是第四製造階段後電晶體1〇的剖示圖。比如二氧化 矽的内層介電質（ILD)材料245會在表面上形成厚度約〇5 微米。然後進行接觸性光學微影㈣步驟，定義出^觸# 刻。從曝露接觸區上使用標準的蝕刻技術而去除掉該ild 材料以及光罩區141。在接觸蝕刻之後 進行P+加強離子 佈植290,提供低電阻的基極接觸275。然後在約攝氏 至1000度下對源極進行約三十分鐘的退火處理。通道區或 通道135會在裝置10導通時傳導源極與汲極之間的電流。 然後在表面上形成如鋁的金屬來當作電極，接著使用光學 步驟對該金屬定義出圖案，形成電晶體的源極與閘極。然 後藉研磨掉背面而讓晶圓變薄到所需的厚度，接著在北面 85229.DOC -10 - 1287851 10 電晶體 13, 1 L90 表面 100 半導體基板 110, 130 薄層 120 蟲晶層（沒極） 135 通道 140, 170 介電質層 141 光罩區 150 溝槽 160 側壁 220, 221， 230 尺寸 240 介電質材料 245 内層介電質材料 250 導電材料（閘極） 260 雜質 270 基極接觸區 275 基極接觸 276, 285 源極 280 源極區 290 P+加強離子佈植 85229.DOC - 12-

Claims (1)

  1. Ι287_3Φιΐ5229號專利申請案 中文申請專利範圍替換本(96年2月） 拾、申請專利範園： 1. 一種製造半導體裝置之方法，包括的步驟有： 在一基板上形成一第一介電質層； 在該第一介電質層上形成一第二介電質層； 在該第-介電質層及第二介電質層中形成一開口； 在Μ基板中形成-溝槽，其中該溝槽具有一侧壁； 以及 從側面上去除相鄰於侧壁第—介電質層的一部分，以 留下該基板上一遮罩部分；以及 利用汶遮罩邵分在該基板中形成一摻雜區域，以便控 制該基板之掺雜劑引入。 如申請專利範圍第丨項之方法，其中形成該摻雜區域之 步驟包括形成該摻雜區域，其中該遮罩部分部分地阻擋 摻雜劑引入該基板，使得該摻雜區域包括一深部份及一 較淺部份。 3·如申請專利範圍第丨項之方法，其中形成該摻雜區域之 步騾包括形成該摻雜區域，其中該遮罩部分實質上阻擋 摻雜劑引入該基板之該遮罩部份下方。 4·如申請專利範圍第1項之方法，其中在該基板上形成該 第介電質層之步驟包括在一基板上形成該第一介電 質層，該基板包括一形成於一第二導電型態半導體材料 中之第一導電型態之基極區域，及其中形成該溝槽步驟 包括形成一延伸穿過該基極區域進入該第二導電型犧 半導體材料層之溝槽。 ^ 85229-960213.doc 1287851 5. 6· 如申請專利範圍第4項之方味 ^ ^ l 万去，其中形成該摻雜區域之 步驟包括形成一該第二導雷 。、 包足您之源極區域。 如申請專利範園第1項之方、、泰甘士 / 万去，其中從侧面上去除該第 一介電質層之該一部份的 々们步驟包括以濕化學蝕刻或一 等方向性電漿敍刻核刻該第—介電質層，及其中該從 侧面上去除之步驟包括去除通常是相同的數量。 8. 如申明專利範圍第1項之方法，其中形成該第一介電質 層的步驟包括形成一熱成長的二氧化矽層。 如申請專利範圍第1之方法，其中形成該第二介電質 層的步驟包括沉積一氮化碎層。 9. 一種製造一電晶體之方法，包括下列步，驟： 才疋供一第一導電型態之一半導體基板，其中該半導體 基板具有一第一主表面及一形成於其内之第二導電型 態之基極區域； 於該半導體基板中形成第一及第二槽，其中該第一及 第二溝槽係相隔分離的，及其中該第一溝槽具有一第一 側壁’及其中該第二溝槽具有一第二側壁； 在遠第一主表面上該第一及第二溝槽間形成一遮罩 邵份，其中該遮罩部份之形成係與獨立於一光蝕刻處理 步驟； 於該半導體基板中利用該遮罩邵份作為一摻雜遮罩 形成該第一導電型態之第一及第二摻雜區域，其中該第 一摻雜區域系與該第一側壁相鄰，及其中該第二摻雜區 域系與讀第二側壁相鄰； 85229-960213.doc -2- I28785l 在該第一及第二側壁上形成一閘極介電質層；及 於該第一及第二溝槽中放置一第一導電材料以形成 一閘極結構。 1〇·如申請專利範圍第9項之方法，其中形成該遮罩部份之 . 步驟包括下列步騾： 於該第一主表面上形成一第一介電質層； 在該第一介電質層上形成一第二介電質層； 在該第一介電質層及第二介電質層中形成一開口； 在該半導體基板上形成該第一及第二溝槽穿過該開 馨 口； 從侧面上去除位於該第二介電質層下及相鄰於該第 —及第二侧壁的該第一介電質層部分；及 去除該第二介電質層，以留下該遮罩部分。 11 ·如申請專利範圍第1 〇項之方法，其中形成該遮罩部份之 步驟包括形成具有一厚度之一遮罩部份，當形成該第一 及第二摻雜區域時，該厚度係部份地阻擔掺雜劑穿入該 半導體基板，以便一淺摻雜部分形成於該第一及第二摻 鲁 雜區域之間。 12·如申請專利範圍第1〇項之方法，其中從側面上去除位該 弟介笔負層邵分之步驟包括以一濕式化學蚀刻該第 一介電質層。 13·如申請專利範園第10項之方法，其中從側面上去除位該 . 第介电質層部分之步騾包括以電漿蝕刻該第一介電 質層。 私 85229-960213.doc 1287851 14· 一種製造一電晶體之方法，包捂下列步騾： 提供一第一導電型態之一半導髀其 It基板及具有形成於 其中之一第一摻雜區域之第二導電型態； 於該半導體基板上形成一第一層，· 在該第一層上形成一第二層； 在該第一層及第二層中形成一開口； 在Μ半導體基板中形成與該開口相鄰的一溝槽； 去除位於該第二層下的該第一層一側 曰 均1貝J面邵分，以形成 一遮軍部分； 去除該第二層，留下該遮罩部分； 形成一第二摻雜區域於該半導體基板中，利用該遮罩 部份以控制摻雜劑併入該半導體基板。 Λ 15·如申請專利範圍第14項之方法，其中形成該第一層的步 驟包括形成一氧化碎層。 16.如申請專利範圍第14項之方法，其中形成該第二層的步 驟包括形成一氮化珍層。 17·如申請專利範園第14項之方法，進一步包括的步騾有： 形成一閘極介電質層於該溝槽之側壁上； 形成一導電層於該閘極介電質層上；及 形成一 ILD於該導電層上。 18·如申請專利範圍第14項之方法，其中形成該第二摻雜區 域的步驟包括形成一第二摻雜區域，其具有相鄰該溝^ 之一深部分及相鄰該深部分之一較淺部份。 19·如申請專利範圍第14項之方法，其中去除該側面部分的 85229.960213.doc -4 - 1287851 步騾包括以一濕式化學蝕刻該第一層。 20.如申請專利範圍第14項之方法，其中去除該側面部分的 步騾包括以一等向電漿蝕刻該第一層。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511590B1 (ko) * 2003-01-30 2005-09-02 동부아남반도체 주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPS644530A (en) * 1987-06-26 1989-01-09 Toyota Motor Corp Control device in differential operation limiting device in four-wheel-drive vehicle
CA2099676A1 (en) * 1990-12-27 1992-06-28 Engelbert Pechhold Maleic anhydride/vinyl or allyl ether polymer stain-resists
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
EP0586716B1 (de) * 1992-08-10 1997-10-22 Siemens Aktiengesellschaft Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit
US5341011A (en) * 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
JP3383377B2 (ja) * 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
DE19712561C1 (de) * 1997-03-25 1998-04-30 Siemens Ag SiC-Halbleiteranordnung mit hoher Kanalbeweglichkeit
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6358818B1 (en) * 1998-03-04 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming trench isolation regions
JP3496509B2 (ja) * 1998-03-18 2004-02-16 株式会社デンソー 炭化珪素半導体装置の製造方法
US6346726B1 (en) * 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
JP2001077356A (ja) * 1999-08-31 2001-03-23 Miyazaki Oki Electric Co Ltd 縦型ｍｏｓ半導体装置
US6372583B1 (en) * 2000-02-09 2002-04-16 Intel Corporation Process for making semiconductor device with epitaxially grown source and drain
WO2002023624A2 (en) * 2000-09-14 2002-03-21 Infineon Technologies North America Corp. Field effect transistor and method of fabrication
US6372559B1 (en) * 2000-11-09 2002-04-16 International Business Machines Corporation Method for self-aligned vertical double-gate MOSFET
US6638813B1 (en) * 2002-01-29 2003-10-28 Taiwan Semiconductor Manufacturing Company Method of forming a composite spacer to eliminate polysilicon stringers between elements in a pseudo SRAM cell
US6767835B1 (en) * 2002-04-30 2004-07-27 Advanced Micro Devices, Inc. Method of making a shaped gate electrode structure, and device comprising same

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