TWI287356B - Dynamic multi-input priority multiplexer - Google Patents

Description

1287356 九、發明說明： 【發明所屬之技術領域】 本發明係有關於-種優先權多工器模式，且制是關於一種較 傳統動態多m(MUXs)執行速度快的動鮮重輸人縣權多工器， 其中δ亥多重輪人優先權多卫器無需—選擇訊號產生邏輯電路，即可確 保選擇輸入訊號間的互斥。 【先前技術】 積體電路（ic)，特別是那些執行同步管線（pipeline)架構 的積體龟路，通常會使用大量的暫存器（registers)。暫存器邏輯 在某-周#狗間内會保持元件及/或電路的輸出訊號，以使這些輸出 訊號可被其他元件/電路所接收。在一包含管線式微處理器的時脈系 統中，其所使用的暫存器是用以閂鎖（latch)及保持（h〇ld) 一給 疋管線階段（stage)的輸出訊號，以使該給定管線階段產生一新的 輸出訊號時，可使後續的輪入電路可以在運算期間中接收先前產生的 輸出訊號。 在習知設计中’通常是在複雜的邏輯運算電路後接續一用以閂 鎖及保持運算電路輸出的暫存器。因此，暫存器的，，速度，，通常是以它 的資料-輸出時間（data-to-output time)來衡量，也就是以該暫 存器所需的設定時間及其時脈-輸出時間（clock-t〇_〇utput time) 的總和。而系統的整個操作速度由邏輯運算電路的延遲（delay)時 間與暫存器的速度所限制。 1287356 • . 為了增加速度，目前的邏輯設計者的作法都是將優先權多工器 (multiplexer; _ MUX)電路以邏輯運算功能與其相對應的暫存器 大量結合而成。為更進-步增加速度，優_多工器電路更包含使用 一動態多重輸入多工器階段，藉由較習知邏輯運算結構快速的動態電 路手段，來達成速度增加的目的。在一般情形下，M個資料訊號其 中-個的選定，是在M-1個選擇訊號的其中一個觸發時，而一選擇 訊號產生邏輯即是用以確保-選擇訊號的觸發使用是具有排他性的， 即使是在該動態邏輯運算器的狀態是由一配置於N〇R型態結構的所 有選擇輸入訊號狀態所觸發的情況下。 如上所述，該選擇訊號產生邏輯的使用是確保選擇訊號的排他 性，以在任一給定時間下，僅能有一個選擇訊號被主張使用。但這種 情形卻會在邏輯運算以及整體系統上造成延遲與速度降低，同時在這 類的邏輯電路上也會造成佈線區域的浪費。 【發明内容】 根據本發明之一具體實施例所提供之動態優先權多工器，包含一 運算元件互補對以及多重運算接腳。其中，該運算元件互補對係對應 於一用以定義運算周期的時脈訊號，而該些運算接腳則係以一由高至 低的優先順序配置方式串聯麵接於一頂端節點與一底端節點之間。該 運异兀件互補對包含一對該頂端節點預先充電之上拉運算元件，以及 一在運异期間將底端節點拉至低位準狀態之下拉運算元件。每一較高 優先順序之運算接腳係用以接收一對應選擇訊號以及一對應資料訊 1287356 號，且具有一對應傳輸元件。當觸發一選擇訊號時，會由一較低優先 順序呤運算接腳致能（enable) —對應資料訊號的運算執行以及禁能 (disable) —對應傳輸元件禁行運算。該較低優先順序的運算接腳包 括一用以接收最低優先順序資料訊號的資料下拉元件，其中該資料下 拉元件係耦接於一較高順序運算接腳的傳輸元件與該底端節點之間。 在一具體實施例中，每一較高優先權的運算接腳包含一對應運 算節點、-預充電元件、-資料下拉元件、—下拉傳輸元件及一下拉 選擇7G件。其巾，具有最高優先權的運算接腳所對應的運算節點為一 頂端節點，該預充電元件係對應於—時脈訊號且預充電—對應選擇節 點’該貝料下拉70件係減於—對應選擇節點與—對應運算節點之間 且用以接收-職資料訊號’該下轉輸元件_接於連續運算接腳 =連續運算_之間’而該下拉聊元#_接於—對觸擇節點及 ，錢即點之間’用以接收—對應選擇訊號，致能—對應資料訊號的 ’ 執行以及在3^4 ’禁邮isable)_較储先順序運算接腳的運 开執^ ’反之’在未選定時，致能(祕_較低優先順序運算接腳 的運异執彳了。此外’可提供—對應該雜赠的額外預充電元件，以 對底端節點預先充電。再者，亦可提供—強力的下拉運算元件，每一 該下拉運算元件係_於連續運算節點之間且用以接收—對應資料訊 =。料，尚可提供-轉元件，其中每—維持元件餘接於一對應 、、'巾額外提供之預充電元件亦會對每一個運算節點預先充 1287356 根據本發明之一具體實施例所提供之一多重輸入優先權多工 器’包含一第一 P通道元件、複數個第二P通道元件、一第三P通 道疋件、―第一 N通道元件及複數個第二、第三及第四個N通道元 件。其中，第一 p通道元件具有一接收時脈訊號的閘極，一耦接至 電壓源的源極以及一耦接至第一運算節點的汲極。。每一第二P通 道元件具有一接收時脈訊號的閘極，一耦接至電壓源的源極以及一耦 接至對應選擇節點的汲極。第三p通道元件具有一接收時脈訊號的 閘極，一耦接至電壓源的源極以及一耦接至底端節點的汲極。第一 N 通道元件具有一耦接至底端節點的源極，一接收時脈訊號的閘極以及 一耦接至一共同節點的源極。每一第二N通道元件具有一耦接至對 應運异節點的汲極，一接收對應資料訊號的閘極以及一耦接至對應選 =節點的源極，但該最後的第二N通道元件，其源極_接於底端 '點每第二N通這元件具有一耦接至對應選擇節點的汲極，一 接收對應選擇訊號的閘極以及—祕至底端節點的源極。每—第四N 、C元件具有_$接到對應運算節點岐極，__狼到對應選擇節點 的間極以及到對應的第二N通道元件汲極的源極。 a該多重輸入優先權多工器更包含複數個第五N通道元件，其中 第五N通道元件·極係_至一對應運算節點，閘極係接收 :斜應資料訊號及源極係_至_對應第四N通道讀的源極。該 多重輸入錢權多工器更包含複數個第四p通道元件，每—第四p 通道元件關極係接收時脈訊號，源極_接至電壓源紋_接至 1287356 對應運算節點。該多重輸人優先權多卫器更包含至選擇節點的 維持元件。 依據本發明所提供之-種動態多重選擇具優先權輸入資料訊號 之方法’包含以傳輸元件依優先順序分離動態運算接腳，其中該些動 態運算接_依序_於—輸出運算節點以及—底端節點之間。接著 產生-時脈訊號以定義—每—運算接腳預充電及每—傳輸元件預啟動 的運异朗，之後提供每—㈣職至相對麟運算接腳，在運算期 間中藉由敎—對應運算接㈣計算—資料訊號，以及在該選定的運 异接腳並非-最低優先順序接腳狀況下，停止—對應傳輸元件的運作 以禁止一較低優先順序運算接腳的運算執行。 上述之方法可包含輕接一最低優先順序運算接腳於該底端節點 ”瑕末傳輸70件之間，提供—最低優先順序魏訊駐該最低優先 順序的運算接腳，縣電該底端節點，以及在練高優先鱗的運算 接腳可選擇的狀況下，依照一預設值選定該最低優先順序之資料訊 破。該方法可包括提供—運算節點予每_運算接腳，其中—輸出運算 節點係提供給-最高優先順序的運算接腳作為運算節點，以及在緊鄰 的運算節點之間提供-傳輸元件。該方法可包括在每_運算接腳的對 應運料f績對應選擇節點_接一資狀件，提供_對應資料訊號 至該資料元件，以相對應的選擇節點控制每一運算接腳的傳輸元件， 在該底端節點與每一運算節點的相對應選擇節點之_接一選擇元 件，提供一對應選訊號至該選擇元件，以及預充電每一選擇節點。今 1287356 方法更可包括以-對應資料訊號控制耦接於緊鄰運算節點間的第二資 料元件。該方法更可包括預充電每—運算接腳的每—運算節點。該方 法更可包括週娜產生tMi準叫脈訊號以初始化每—運算週期。 【實施方式】 以下的說明，係在-特定實施例及其必要條件下而提供，可 使-般熟習此技術者_明瞭以實施本發明、然而，各種對該 較佳實施例所作之修改，對熟習此項技術者而言乃 並且，在此所討論之-般原理，亦可應用至其他實施例。因此， 本發明並不限於此處所展示與敘述之特定實施例，而是具有與 此處所揭露之原理與新穎特徵相符之最大範圍。 本發明的發明人體認到在複雜的邏輯電路中暫存輸出的需求 中，速度與尺寸大小是最為關鍵的因f。因此，發明人即研發一種動 態多重輸人優先權多工器，其不僅可較f知動態多工器的執行速度 快，且不需要習知所使狀-轉產生邏輯電路，町將參考第一至 第五圖圖示以詳細說明之。 第-圖為-優先權多工選擇階段咖的第—習知技術概略圖。 優先權多謂擇階段1GG包含-輸㈣存II 1Q1，其餘於M-1個 2:1多工器組103之前，其中，該些多工器係依據M-1個選擇訊號 S1〜SM-1的優先順序來選擇]VI個資料訊號D1~DM中的其中一個， 其中Μ為一大於1的正整數。多工器1〇3則分別以、 103(2)…103(Μ-1)的符號標示，其中該第一且為最高優先權的多工 1287356 器103(1)係提供一選擇資料訊號SD至該暫存器1〇1的輸出端。該 第一多工器103(1)係接收該第一選擇訊號S1作為其選擇輸入訊號， 而以该苐一資料訊號D1作為其第一資料輸入以及以第二多工器 103(2)的輸出訊號作為其第二資料輸入；該第二多工器ι〇3(2)係接 收該第二選擇訊號S2作為其選擇輸入訊號，而以該第二資料訊號D2 作為其第一資料輸入以及以第三多工器103(3)的輸出訊號作為其第 二資料輸入；依此類推至一最末的多工器1〇3(Μ-1)，該多工器 103(M-1)係接收該最末選擇訊號SM-1作為其選擇輸入訊號，而以 該第二至最末的資料訊號DM-1作為其第一資料輸入以及以最末或 第Μ個資料訊號DM作為其第二資料輸入。在此例子中，第一選擇 訊號S1有一最高優先權而SM-1有一最低優先權，因此在S1觸發 時，第一資料訊號D1係被提供作為選擇資料訊號SD，但在S2觸 發時且S1禁能(disable)時，第二資料訊號D2係被提供作為選擇資 料訊號SD，依此類推，第Μ個資料訊號DM的選擇使用，僅會在 所有M-1個選擇訊號S1~SM-1皆禁能的狀態下時才會發生。 第二圖為一優先權多工選擇階段200的第二習知技術概略圖。 多工選擇階段200包含一解碼選擇產生邏輯201、一 M:1多工器203 及一輸出暫存器101。其中，該解碼選擇產生邏輯201係用以接收 M-1個選擇訊號S1至SM-1，及使Μ個選擇訊號SELECT_1， SELECT一2，…，SELECT一Μ當中之一對應選擇訊號傳送至M:1多 工器203的選擇輸入端。該解碼選擇產生邏輯201的操作是用以觸 1287356 發SELECT一X訊號（其中χ為ι~Μ的整數值），該SELECXJX訊 ·· 號係對應於在選擇訊號S1至SM-1當中觸發使用.的一最高優先權選 擇訊號，其中S1為具有最高優先權，而SM-1為具有最低優先權。 因此，如果S1觸發時，則解碼選擇產生邏輯201僅會觸發SELECTS 訊號；如果在S2觸發且S1禁能時，僅會有SELECTL2訊號觸發； 依此類推，如果S1至SM-1訊號中沒有一個訊號被觸發，則解碼選 擇產生邏輯201就會觸發具有最低優先權的SELECTJV[訊號。藉 此，多工器203係接收Μ個資料訊號D1〜DM作為其本身的資料輸 · 入，而以對應於SELECT一 1〜SELECT—IV[中被觸發使用的輸入資料 訊號來作為其傳輸至暫存器101的選擇資料訊號。 第三圖為一動態Μ個輸入多工選擇階段300的示意圖，其表示 一組合暫存器101與優先權多工階段2〇〇的習知動態結構實施例。 熟悉該技術領域者皆知，動態電路的執行速度係較快於傳統的邏輯運 算結構，因此基於速度的考量，可使用該動態電路於一邏輯電路中。 一多工％擇階段300包含一 ρ通道元件ρ〇、一 ν通道元件no、一 φ Μ輸入多工器301及一選擇訊號產生邏輯3〇3。一時脈脈衝 pulse)成號PH1PLS會被提供至p〇及no的閘極（gate)，其中pQ 的源極（source)係偶接至一電壓源，N〇的源極係轉接至一 共同或-參考節點，如接地點(GND)。p〇的汲極（drain)係輕接至 -運算節點TOP，而⑽的汲極則係耦接至一稱之為霞的較低或 底端節點。該多工器301是在τ〇ρ與Β〇τ點之間形成且包含Μ個 13 1287356 N通道資料元件N1〜NM以及另外的Μ個N通道選擇元件NN1至 NNM。每一資料元件Ni至NM的汲極係耦接至TOP，而源極則係 搞接至選擇元件NN1至NNM中的對應選擇元件的汲極，其中選擇 元件NN1至NNM的源極係耦接至BOT。元件N1至NM的閘極係 分別接收Μ個D1~DM的資料訊號，而元件NM1至NNM的閘極 則係分別接收由選擇訊號產生邏輯3〇3所提供之μ個S1~SM的選 擇訊號。 時脈脈衝訊號PH1PLS的初始值為一低位準狀態以導通p〇進 而預充電TOP至高位準狀態，此時，N0關閉。而根據PUPILS的 上升邊緣（edge)可初始化一運算周期，藉此，p〇會關閉而no會 導通以拉低BOT至一低位準狀態。該多工器3〇1為一邏輯運算或骨 牌（domino)階段以提供一輸出訊號TOP形成於TOP節點上。額 外說明的是，在多工器301上所形成的節點及訊號，除非另外有致 能說明，否則通常是使用相同名稱。舉例而言，τ〇ρ訊號是提供至 一用以儲存top運算狀態的後續階段(未繪示）中，直到pmpLS下 一個運算邊緣為止。。在類似解碼選擇產生邏輯2〇1的操作上，當 PH1PLS訊號為一南位準狀態時，選擇訊號產生邏輯會在選擇 訊號S1~SM中僅觸發其中的-個訊號，且該對應的資料訊號會決定 TOP訊號的狀態，其中在PH1PLS訊號的上升邊緣中τ〇ρ經計算 而成為一低位準訊號。當一訊號sx (係表示選擇訊號S1至SM當 中之-，其中，，X，，為整數i至M)紐能而為一高位準狀態並據此而 1287356 導通該對應元件nnx時，且假設該對應資料元件DX也同樣經致能 而呈現兩位準狀態並據此而導通元件NX時，TOP訊號會經由元件 NX與NNX而被拉低為一低位準訊號。反之，假設資料訊號DX是 一低位準狀態’則TOP訊號會在pHlpLS為高位準的運算期間中維 持一高位準狀態。因此，一輸入資料訊號DX是依據一對應選擇訊號 SX的致能而被選擇以進行計算。而選擇訊號產生邏輯303的工作即 是確保選擇訊號的致能使用是互斥的（亦即在PHipls為高位準狀態 時’在S1~SM的選擇訊號中僅能致能其中一個），因為邏輯運算 TOP在一 NOR型組態中的狀態是由的多重選擇輸入訊號的狀態所決 定。假如有任一選擇輸入資料訊號是高位準狀態，則無論資料訊號的 狀態是否被選擇，該ΤΌΡ訊號都會被驅動為一低位準訊號。 在PH1PLS為一高位準狀態時的運算期間中，選擇訊號產生邏 輯303必須確保在選擇訊號S1至SM中僅有一個會被致能使用。 但這樣的需求會在邏輯運算中增加延遲時間，此不但減緩了整個系統 的速度也潛藏著降低整體系統的性能。且熟悉此技藝者皆知，佈線區 域的浪費亦會在互斥的選擇訊號產生邏輯上產生負擔。 第四圖為根據本發明之一較佳實施例之一動態多重輸入優先權 多工階段400的示意圖。其中，多工階段400係執行一類似習知階 段100-300的功能，即根據M-1個選擇訊號S1至SM-1來計算Μ 個資料輸入訊號D1至DM。然而，多工階段400卻比習知動態多 工器要快且不需要選擇產生邏輯（如·· 201，303)以及可實現一優 15 1287356 先權選擇功能。PH1PLS時脈脈衝訊號提供至p通道元件p〇 & N ' 通道元件NO的閘極，其+ P0的源極偶合至WD，③極偶合至運 算點TOP ; NO的源極偶合至GND，沒極偶合至B〇T fi，於此近似 於動態Μ輸入多工階段300。多工階段4〇〇包含M個運算節點Ει 至EM ’其中第-運算節點以同時為一輸出節點與一 το?節點。 多工階段400分成μ個「交錯（staggered)」或「串接 (cascaded)」接腳且耦接於Β〇τ及τ〇ρ之間，其接腳編號丄至 M-1，且其中每-接腳包含_ p通道上拉運算元件ρχ、— n通道資 _ 料元件NX、一 Ν通道選擇元件ΝΝΧ、一 Ν通道傳輸元件ΝΝΝχ， 以及一 Ν通道強下拉元件NRX，其巾，，Χ”為！至心的整數用以表示 多工階段400的對應接腳。對於起先的每一個Μ。接腳而言，其上 拉運异το件PX具有一麵接至VDD的源極，一接收PH1PLS訊號的 閘極以及一耦接至對應選擇節點SBX的沒極。每一資料元件NX具 有一耦接至對應運算節點EX、一耦接至對應選擇節點SBX的源極 以及一接收對應輪入資料訊號DX的閘極。每一選擇元件ΝΝχ具有 鲁 一耦接至對應選擇節點SBX的；；及極、一輕接至Β〇τ的源極以及一 接收對應選擇訊號SX的閘極。每一傳輸元件ΝΝΝΧ具有一耗接至 對應運异郎點ΕΧ的〉及極、一搞接至下一序列階段ΕΧ+1之運算節 點的源極以及一耦接至對應選擇節點SBX的閘極。每一 Ν.通道強下 拉元件NRX具有一耦接至對應運算節點Εχ的汲極、一耦接至下一 序列階段ΕΧ+1之運算節點的源極以及一接收對應資料訊號〇χ的 16 1287356 閘極。對於最後或第Μ個接腳而言，包含一 N通道元件NM，其具 ' 有一耦接至對應運算節點EM的汲極、一耗接至BOT的源極以及一 接收對應資料訊號DM的閘極。同樣的，一最末上拉p通道控制元 件，其具有一耦接至VDD的源極、一接收PH1PLS訊號的閘極以 及一耦接至BOT的汲極。 在運作上，在PH1PLS為低位準的每一運算周期之前，節點E1、 SB1至SBM-1及BOT分別經元件p〇至pm而預充電至高位準狀 態’傳輸元件NNN1至NNNM-1則因此而導通，節點E2至EM也 · 分別經由傳輸元件NNN1至NNNM-1而預充電至高位準狀態。接著 藉由PH1PLS的上升邊緣開始初始化一運算周期，節點Β〇τ經由元 件NO的驅動而至低位準狀態。對於每一接腳編號χ而言，如果對 應的選擇訊號sx觸發時，則對應的選擇元件ΝΝχ開啟且對應的選 擇節點SBX驅動至低位準，進而關閉了對應的傳輸元件ΝΝΝχ，因 此當接腳的選擇訊號sx觸發而開啟對應的選擇元件ΝΝχ時，可藉 由較低優先權接腳關閉對應的傳輸元件ΝΝΝχ以有效禁止運算執 φ 行。此方式提供-種交錯_接的特徵，即—較的較高優先接腳可 禁止後續較低優先順序的接腳進行運算。如果對應的資料訊號敗為 -低位準訊號’則強下拉元件NRX即會關閉且後續(即較低優先權)從 節點EX+1至EM的所有路徑皆會禁能，而使對應的運算節點既 仍會保持在高位準狀態。如果對應資料訊號敗為高位準訊號，則對 應資料元件NX會開啟而驅動運算節點虹至一低位準狀態。另一方 17 1287356 面，如果在PH1PLS的上升邊緣時，對應的選擇訊號sx未被觸發， 則選擇元件NNX關閉且對應選擇節點SBX維持高電壓以使對應的 傳輸元件NNNX轉致能。致能較高優先權傳輸元倾供—路徑給 子序列（低優先權）點EX+1至EM以使子序列點EX+1至EM傳 遞至第一優先權運算點E1或TOP。 在此貫施例中，其中對應的資料訊號Dx為觸發且下一運算節 點EX+1為下拉至低位準狀態（係由選擇元件ΝΝχ及資料元件⑽+工 都開啟的狀態下）時，選擇節點SBX同時也會經由藉ΝΝΝχ及Νχ 而拉降至低位準狀g，轉潛在著不利於冑路性能。目此釘拉元件 NRX對於每-接腳有如可替代性的強行雜，對於此條件下可提高 電路的性能。該最末運算節點EM在資料訊號應為高位準的每一 運算周期初期總是呈現低位準狀態。一般來說，如果下_具較高優先 權的選擇訊號SX-1不被觸發時，則每一運算節點Εχ會被允許傳遞 至下-具較紐先權的運算節點ΕΧ七在此行為模式下，多工階段 400即實現了動態優先權多工功能。 第五圖為一標示接腳編號χ的一多工階段4〇〇實施例示意圖， 其中X是表不1至Μ-1中的任一階段，該些階段包含額外的元件 以使付電路更加可靠。在另一實施例中，一保持高位準狀態的維持 (keeper)元件是位於選擇節點SB1至sBMq上。如圖所示，維 持元件κχ是耦接至節點SBX(其中維持元件K1是對應節點SBi， 維持tl件K2是對應節點SB2，其餘依此類推）。在此例中，維持 18 1287356 元件KX包含热悉此技藝者所知之交叉輕接反向器（c⑽s_c〇uple inverter) II及I2 (n的輸出端係輕接至ι2的輸入端，而^的輸 入端係轉接至12的輸出端），交叉減反向器η及12除非另外經 由运擇元件ΝΝΧ下拉控制，否則其會維持對應的選擇節點SBX觸 的同位準狀怨。需注意的是，反向器具有的輸人端亦柄接至 SBX ’使知反向器n會反向轉換SBX的狀態，而再由反向器i2進 订再一次反向回復為原狀態。在另一實施例中，預充電元件係直接耦 接至運异節點E2至EM。如圖所示，第一 p通道元件ΡΕχ除了它 的汲極係耦接到對應的運算節點Εχ外，其餘皆類似於ρ通道元件ρχ 的耗接方式以及對PH1PLS訊號的反應方式。第二ρ通道元件ΡΕΧ+;ι 則是類似於Ρ通道元件ΡΕΧ的耦接方式以及對PH1PLS訊號反應方 式，而它的汲極則係耦接對應的運算節點Εχ+1，其餘依此類推。 多工階段400也可使用如在連續的骨牌階段600的第一階段 601且時脈偏好使用一般時脈波形CLK而不為脈衝時脈訊號。參閱 第六圖，其中多個骨牌階段600的第一階段601是使用多工階段4〇〇 作為實現手段，且每一多個骨牌階段600的時脈CLK為相似於607 所顯示的形狀。第一階段601計算多個輸入資料訊號DA及產生輸 出訊號DAO，其中輸出訊號DAO變成多個輸入訊號DB當中之一 個且傳輸至第二階段603以接著產生輸出訊號DBO，依此繼續下去 直到最後一個階段605 (Ν個階段的第Ν個），以針對多個輸入資 料訊號DZ進行運算。不論在時脈脈衝或一般時脈波形下，第一階段 19 1287356 輸入貢料訊號DA在時脈訊號的運算時期，如在時脈訊號為高位準· 時，必須保持著其狀態。脈衝式的時脈訊號可以提供的優點是其在維 持輸入訊號DA有效狀態所需的時間相對較短。 在另-實施例中，多工階段400也可使用如在連續的兩個骨牌 階段600的第一階段601且時脈使用一般時脈波形CLK或脈衝式 時脈訊號。參閱第六圖，其中第一階段6〇1是使用多工階段4〇〇的 貫作方式，而介於中間的階段603則被删除，以及最後階段6〇5表 不成閂鎖元件（latch) 605。這兩個階段601及605—起則可實現 鲁 具有優先權多工功能的暫存器。這裡要再次說明，在本技術領域中只 而稍加思考本發明即可舉出其他的實施例。 儘管本發明已經詳加的描述以及伴隨著本身的一些最佳具體實 轭例，然其他實施例及其它變化也是需要考慮的。舉例而言，P通道 及N通道元件可為互補式金氧半導體（CM〇s)形式的元件，/其可 乂取代適§的替換及後備的元件。如雙極性電晶體（bip〇lar)元 件或類似元件等。這裡揭露的觀念及定義的具體實施例僅為設計或修 鲁 改成其他電路的基礎，然與本發明目的相同且在相同領域的技術皆不 脫離本發明之精神與範圍，也受本發明申請專利範圍所保護。 【圖式簡單說明】 本發明的權益、特徵及優點可藉由以下的說明及相對的圖示詳 細說明之。 20 1287356 第一圖為一優先權多工階段100的概略圖，其表示第一習知實 施例； 第二圖為一優先權多工階段200的概略圖，其表示第二習知實 施例； 第三圖為一動態Μ個輸入多工選擇階段300的概略圖，其係表 示一組合第一圖暫存器與第二圖的優先權多工階段的習知動態結構； 第四圖為依據本發明之一較佳實施例之一種動態多重輸入優先 權多工階段的示意圖； 鲁 第五圖顯示第四圖中具有額外可靠元件的多工選擇階段中接腳 編號X的一實施例示意圖，其中接腳編號X可表示1至Μ-1中的任 一階段；及 第六圖為一依據一般時脈波型計時的連鎖階段的簡化方塊圖， 其中包含至少一階段係根據第四圖的多輸入優先權多工階段實作而 成0 【主要元件符號說明】. 101 輸出暫存器 103 多工器組 201 解碼選擇產生邏輯 203 M:1多工器 303 選擇訊號產生邏輯 21 1287356 • · 601 第一階段 603 第二階段 605 第N階段 S1~SM :選擇訊號 D1〜DM :資料訊號 P1〜PM :上拉運算元件 N1~NM :資料元件 NN1~NNM :選擇元件 SB卜SBM :選擇節點 E1~EM :運算節點 NNN1~NNNM :傳輸元件 NR1〜NRM :強下拉元件 PE1〜PEM :預充電元件 K1~KM :維持元件

Claims (1)

1287356 十、申請專利範圍： 1·一種動態優先權多工器，包含： -運算元件對，係對應於__定義運算觸的時脈減，該互補對 包含-上拉運算元件係用以在該運算期間中預充電一頂端節點以及一下拉運算 元件係用以在該運算期間中將一底端節點拉至低位準； 複數個運算接腳，係以優先順序配置方式串聯耦接於一頂端節酿一底端 節點之間，每一較高優_序之運算接腳係用以接收多數對應選擇訊號中相對 應之某-者以及多數對應資料訊號中相對應之某一者，且包含多數對應傳輸元 件中相對應之某一者； 其中當觸發某一選擇訊號時，會由一較低優先順序的運算接腳致能某一對 應資料訊號的運算執行以及禁能一對應傳輸元件運算執行；以及 其中該較低優先順序的運算接腳包括一用以接收最低優先順序資料訊號的 資料下拉元件，射該倾下拉元件係 與該底端節點之間。 2·如申請專利細第1項所述之祕魏海工器，其巾上述每一較高優先順 序的運算接腳包含： 夕數運异節點中相對應的運算節點，其中該最高優先順序的運算接腳具有 之對應運算節點即為該頂端節點； -預充電元件’鑛應於該時脈纖，職就電乡數_節點中相對應 之一選擇節點； 一資料下拉元件，係耦接於該對應選擇節點與一對應運算節點之間，用以 23 1287356 接收一對應資料訊號； - 一下拉傳輸元件’係耦接於連續運算接腳的連續運算節點之間；及 一下拉_元件’係耗接於該對應選擇節點與該底端節點之間，且用以接 收一對應選擇訊號，其在選定該對應選擇訊號時，致能一對應資料訊號之演算 並禁能一較低優先順序運算接腳的運算執行，而在未選定該對應選擇訊號時， 致能該較低優先順序運算接腳的運算執行。 3·如申請專利範圍第2項所述之動態優先權多工器，更包含一額外預充電元件， 係對應於該時脈訊號及用以預充電該底端節點。 _ 4·如申請專利範圍第2項所述之動態優先權多工器，更包含複數個強下拉元件， 每一該強下拉元件係耦接於連續運算節點之間，用以接收該對應資料訊號。 5·如申請專利範圍第4項所述之動態優先權多工器，其中每一該強下拉元件包 含一 N通道元件。 6·如申請專利麵第2項所述之祕優_多工器，更包含複數個維持元件， 每一該維持元件係耦接於該對應選擇節點。 元件，每一該額外預充電元件係搞接至該對應運算節點。 8.如申請專利範圍第7項所述之動態優先權多工器，其中每一該额外預充電元 24 1287356 件包含一 p通道元件。 ' 9·如申請專利範圍第2項所述之動態優^多工器，其中每一較高優先順序運 异接腳的每一該預充電元件包含一 P通道元件，且其中每一較高優先順序運算 接腳的母一該資料下拉元件、傳輸元件及選擇元件皆包含一 N通道元件。 10·如申請專利範圍第1項所述之動態優先權多工器，其中該運算元件互補對包 含一 P通道元件及一 N通道元件。 11·一種多重輸入優先權多工器，包含： 一第一P通道元件，具有一接收一時脈訊號的閘極，一耦接至一電 壓源的源極以及一耦接至多數運算節點中一第一運算節點的汲極； 複數個第一 P通道元件’每一該第二p通道元件具有一接收該時脈訊 號的閘極，一耦接至該電壓源的源極以及一耦接至多數選擇節點中一 對應選擇節點的;j:及極； 一第二P通道元件，具有一接收該時脈訊號的閘極，一耦接至該電 壓源的源極以及一耦接至一底端節點的汲極； 一第一N通道元件，具有一耦接至該底端節點的汲極，一接收該時 脈訊號的閘極以及一耦接至一共同節點的源極； 複數個第二N通道it件’每一該第二n通道元件具有一耗接至一對應 運算節點岐極，—接收—對應資料訊號的閘極以及—源極，其中在 每一該第二N通道元件中，除一最後的第二N通道元件的祕係輕合至該底端 25 1287356 * 2 節點，其餘皆分別耗合至相對應之一選擇節點； · « - ’每-該第三Nif道元件具有-輕接至一對應 選擇節點的>及極，-接收該多數選擇訊號中—對顏擇錢的閉極以 及一麵接至該底端節點的源極；以及 複數個第四N通道元件，每—細N通道元件該具有—對應 運算節點的祕，—耦制_對應選擇節點關極以及—祕到一對 應第二N通道元件之汲極的源極。 12.如申請專利範圍第η項所述之多錄入優練多工器，更包含複數個第五 · Ν通運兀件’每一該第五贝通道元件具有一醜雛至一對應運算點，一閘極 接收-對應資料訊號及—源屈麵接至一對應該第四Ν通道元件的_。· 13·如申凊專利範圍第η項所述之多重輸入優_多工器，更包含複數個第四ρ 通道兀件，母-該第四Ρ通道元件有—_妾_植訊號，—雜雛至該 電壓源及一沒極耦接至該對應運算節點。 ⑽申請專利範圍第U項所述之多輸入優瓣工器，更包含複數個維持元 件，每一該維持元件係輕接至該對應選擇節點。 15.-種動態多重選擇具優先權輸入資料訊號之方法，包含： 以多數傳輸元件依優先順序分離複數個動態運算接腳，並將該些 動態運算接腳係依序麵接於一輪出運算節點以及-底端節點、之間； 產生一時脈訊號以絲—每_運算接腳預充電及每—傳輸元件預 26 1287356 啟動的多數運算期間； - 提供多數資料訊號之每一者至相對應的複數個運算接腳中的某一 者； ’、 在一運算期間中，藉由選定一對應運算接腳去計算一資料訊號· 以及 儿， 在忒選疋的運算接腳並非一最低優先順序接腳狀況下，停止一對 應傳輸7L件的運作以禁止—較低優先順序運算接腳的運算執行。 16·如申請專利範圍第15項所述之方法，其中： 該分離與耦接步驟至少包含輕接一最低優先順序運算接腳於該底端 節點與一最末傳輸元件之間； 該提供步驟至少包含提供一最低優先順序資料訊號至該最低優先順 序的運算接腳； 其中該預充電每-該運算接腳至少包含預充電該底端節點；以及 係在無較向優先順序的運算接腳可選擇的狀況下，依照一預設值 選定該最低優先順序之資料訊號。 17·如申明翻範圍苐B項所述之方法，更包含： 提供夕數運异接腳之每一運算接腳一個演算節點，其中一輸出運 开即點係'提供給-最高優麵序的運算接腳作為運算節點；以及 該分離步驟包含_—傳輸元件在緊鄰的運算節點之間。 27 I287356 : 队如申請專利範圍第17項所述之方法，更包含： 、 在每-運算接腳的對應運算節點與對應選擇節點間耦接一資料元 件，及提供i應資料訊號至該資料元件； 以該對應選擇節點控制每―運算細的傳輸元件； - 在該底端節點與每一運算節點的對應選擇節點之間耦接一選擇元 · 件，及提供-對應選擇峨至該選擇元件 :以及 預充電每一該選擇節點。 19·如申咕專利範圍第18項所述之方法，更包含以一對應資料訊號控制耦 接於緊鄰運算節點間的一第二資料元件。 m如申凊專利細第n項所述之方法，更包錢充電每一運算接腳的每 一運算節點。 21.如申細範_ 15項所述之方法，其中該產生時脈聰L少包含週期性 產生同位準的時脈訊號以初始化每一運算週期。φ 28 1287356 *» 七、指定代表圖： (一) 本案指定代表圖為：第（四）圖。 (二) 本代表圖之元件符號簡單說明： 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： PO-PM 上拉運算元件 NO N通道元件 N1-NM 資料元件 NN1-NNM-1 選擇元件 NNN1-NNNM- 1 傳輸元件 NR1-NRM-1 強行元件