TWI279903B - ESD protection circuit for use in RF CMOS IC design - Google Patents

Description

1279903 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明相關於電源放大器，尤其相關於適用於高頻應用 程式的電源放大器的改良式配置。 先前技術 靜電放電（ESD)係損壞積體電路的主要原因，目前如 CMOS放大器及數位電路等類的半導體電路，常利用晶片 上ESD保護裝置，其包括加至電路的二極體。通常這些保 護電路包括以背對背配置加上的二極體，此配置可將電荷 從易受損壞的電路節點（例如至CMOS閘極的信號輸入）轉 開。 提供ESD保護的習用方法理論上可指向大型信號電路， 尤其可使用此類ESD保護體系以保護一 RF應用程式中一金 屬氧化物半導體場效電晶體（RF MOSFET)功率放大器的閘 極。此一體系中，背對背二極體在MOS電晶體的閘極節點 與Vdd及Vgg(即GND)節點間連接，電晶體本身的汲極及源 極節點通常亦連接至電壓攔杆節點，藉此，對各電晶體而 言，正保護的MOS裝置的閘極與汲極間有一二極體以晶片 上（on chip)方式連接，同時相同MOS裝置的閘極與源極間 有一第二二極體以晶片上（on chip)方式連接，MOS及ESD 裝置的Vdd/Vgg節點藉此以晶片上（on chip)方式連接。 當靜電電荷相對於汲極或源極出現時，兩二極體依照靜 電電荷的極性而在順向/逆向核式中表現’精此將靜電電何 從MOS閘極轉開。 (2) 1279903 的 又方案，亦可使用一電阻饋入將MOS裝置 τ圣偏移，此一電阻器藉由使跨過電阻器的電壓降 而提供額外的保護以對抗ESD。 =使用這些習用技術，二極體在Μ〇§閑極（亦有可能在汲 ^ 對小型的信號放λ器而t，Λ外加的寄生電容將是 ^:非暫時性的變異負载，耗此類持續負载的確造成 化’但亚未引進任何非線性，因此對小型的信號放 态尚可谷忍此外加的寄生電容。 淮在大3Hs號放大器的情形中，在沒極（對n_M〇s電晶體 而言）可發生重大的㈣擺動，從零至兩倍於放大器的供應 電壓，即從零至2*Vdd’這是由於感應饋入至放大電晶體的 沒極的本質’同時閘極電遷可因汲極波形而擺離相位。如 果發f此連串事件，設想最差的情形，没極點可具-大的 負電壓，％閘極節點具其尖峰正電1，在此類可能結 ’跨過閘極及汲極的二極體會受順向偏壓，造成閘極電壓 快速奔向二極體的順向下降’而在功率放大器中引起失真 。即使未發生電壓擺動，時間一久，兩二極體的逆向偏壓 亦會劇烈變化，結果寄生電容負載將會非線性變化，而在 功率放大器中引進重大失真’結果無法為功率放大器電路 證明習用的ESD保護配置的正當性。 因此所需要的乃是一具ESD保護的功率放大器電路，其 不會引進額外的寄生電容。 發明内容 1279903 + —月的目的在於提出一 ESD保護方法，其將額外寄生 電容的引進減至最小或排除。 本2明的另一目的在於提供一功率放大器電路，其在將 可生琶谷負載減至最小或加以防止時，亦合併一 Esd 保護裝置。 本^明提出一改良方法用以將ESD保護加至大型信號 MOS弘路’ ESD及M〇s裝置都是以晶片外（〇打a⑻方式各 自分別連接至硬式電壓點，藉此消弭M0S裝置的額外電容 負載。 本發明提出可實作本發明方法的改良式RF M〇s放大器 ，一 ESD裝置（包括背對背二極體）以晶片外（〇ff chip)方式 連接至Vdd及GND節點，藉此使該放大電晶體不受任何因暫 呤順向偏壓而導致與ESD裝置互動之效能降級之影響。 本方法及裝置易於延伸至包括任何數目M〇s裝置之電路。 實施方式 圖1說明保護一 M0SFET對抗一 ESD事件的習用方法，因 本發明係在此結構上加以改良，但仍與其共用大部分的電 路元件，因此將首先詳加說明，之後再討論根據本發明的 修改。 參照至圖1，以及本文所有附圖，虛線i 〇〇内的區域為電 路在晶片上的部分，各M0S裝置均利用一 ESD裝置（其包括 背對背二極體）’將二極體D 1 1 〇 1及D2 1 02背對背放置，各 別從接地欄杆162至電晶體的閘極1 5〇(圖中以點X表示），並 從閘極150至Vdd欄杆161。二極體D1 101的一端以晶片上 1279903

(4) (on chip)方式連接至正保護中的M〇s裝置的汲極節點151( 圖中以點Y表示），同時二極體D2 1〇2以晶片上（〇n chip)* 式連接至MOS裝置的源極節點152(圖中以點z表示）。 汲極節點151連接至接合墊B1 161，並經由一接合線131連 接至封1的Vdd接腳171。此Vdd接腳可為整個積體電路封裝 的單一接腳，或可安排封裝在放大器的各階段具有一 vdd接 腳。MOS裝置的源極152連接至接合墊B2 162，其依次經由 接合線132連接至1C封裝的曝露接地漿板172(GND)。 使用一電感裔L1 125使MOS裝置的閘極節點15〇偏移，某 些情形中，使用此電感器作為放大器先前階段的阻抗匹配 疋件，此電感器在Vgg 170與接合墊B3 160間連接。 當靜電電荷相對於Vdd接腳171或GnD接腳172出現在 Vgg接腳170上時，二極體D1 1〇1及〇2 1〇2開始依照靜電電 荷的極性，在順向或逆向模式中表現，例如，由於電壓從 節點X isg的靜電電荷上升，：極體D11G1將開始在順向方 向表現，藉此將一正電壓尖波從M〇s閘極轉開，而防止氧 化物崩潰並後續傷及電晶體。在負電壓尖波的事件中，二 極體D2 102將從GND節點172至節點χ 15〇在順向方向中表 現，藉此將由於負電壓尖波而引起的電荷轉向。明顯地， 為了使傳導離開閘極15〇成為可能，在此類esd應用中所使 用的二極體需要加以設計，使其具有小於氧化層崩潰電壓 值的順向/逆向導通電壓。 圖2說明類似圖i的配置，但在閘極加上一電阻器2卯 ，圖2所不電路的其他節點及組件皆與圖1所示者一致，因 (5) 1279903

此它們所標示的索引數字與圖丨者在編號及單位位置皆一 致，亚為求簡明，將不再說明。此電阻器29〇對閘極25〇提 供額外的保護，藉由跨過此電阻器29〇使電壓下降而對抗 ESD ’藉此如果發生電壓尖波在Vgg27〇，減少電流流至閘 極250。由於在第一輸入階段，閘極必須直接連接至外界的 RF輸入，並須用到一感應偏壓，當電路並非正是第一放大 器輸入階段時，利關2的電路類型，在RF信號與m〇s間極 間具有一電阻器。 到目前為止都還不錯，惟圖丨及圖2所示各電路中，二極 體m 1〇1，201及〇2 102, 2〇2以晶片上（〇n chip)方式連接至 節點丫151，251及2 152,252，因此這些二極體將在圖1電路 中的閘極、汲極及源極節點，以及圖2電路中的沒極及源極 節點，引入一寄生電容負載。對小型信號放大器而言，在 放大器操作的主動模式中跨過二極體的瞬間逆向偏壓將為 一定值，接近放大器的Dc偏壓設定，這些逆向偏塵值因此 將約為 D1 101，201 的 Vdd_Vgg，捕D==D2 1〇2, 2〇2 的Vgg。因此在受影響的節點X或γ/Ζ的寄生電容將為一定 f載，時間經過亦不變化。如上述，此定負載將劣化放大 器效能，但它將不會非線性引入。 惟對大型信號放大器而言，M0S電晶體的汲極節點丫可 具有電壓擺動，其從零至兩倍於放大器的供應電壓，同時 閘極電壓可因汲極波形而擺離相位（〜180度）。這些電壓擺 動可造成二極體D1可真正成為順向偏壓，這將造成閘極電 壓減少到二極體的順向電壓降，而在功率放大器中引起失 -10- 1279903 (6)

即使未發生二極體D1 101，201的順向偏壓，時間一久， 一極體D1 ιοί，201&D2 1〇2, 2〇2將有劇烈變化的逆向偏壓 ，沒將在非線性方式中改變在閘極、汲極及源極節點的寄 生電容負载，而在功率放大器中再引進失真，因此由於此 失真可證明提供ESD保護的習用技術不適用於大型信號放 大器應用中。 本發明的方法藉由將二極體從放大器的汲極及源極節點 刀開而解決此失真問題，圖3及4分別描述圖1及2的電路， 由本發明的改良方法加以修改，除非特別標明，否則圖3 及4的電路分別與圖1及2的電路一致。 圖3根據本發明的方法描述一配置，此電路中，包括二極 體D1 301及D2 302的ESD裝置連接至接合墊m 364及接合 墊B3 363 (其皆為新電路組件），並將MOS裝置連接至接合墊 B2 361及接合墊如362。如圖3所示，使用接合線將⑴3料

及B2 361連接至Vdd漿板，並將B3 363及B4 362連接至GND 接腳。 “相較所設計的汲極電感，從加上的接腳形成的結果接腳 電感，可藉由此藝中熟知的多種方法將其減至最小，例如 可在P席]黾路板（PCB)上放置一晶片外（〇汀chip)電容器，以 取消接腳電感的效應。 囷3所示貝例中，茲將二極體D 1 3 0 1的上連接（即連接至 接合墊B1 364)連接至一硬式電壓點，而亦將二極體1)2 3 〇2 的下連接（即連接至接合墊B3 363)連接至一硬式電壓點。藉 -11- 1279903

⑺ 此這些電路節點可防止任何圖丨配置中會發生的大的電壓 擺動，此創新技術免除二極體D1 301在111?操作之下成為順 向偏壓，而導致二極體快速誘發諧波失真的可能性。、

在閘極節點X 350仍由於靜電電荷而發生瞬間電壓擺 動，惟因將二極體連接至硬式電壓點，在節點χ 3 5 〇電容 負載效應中的變化從圖1所示電路配置中大程度地減少 ’結果’相較先前技藝技術應用習用ESD保護裝置，以曰 曰曰 片上（on chip)方式連接至一電晶體電路，大大減少整， 能劣化。 且/ 由於圖3描述用於正是第一輸入階段的配置，因此閘極需 要為RF輸入而直接連接至外界，及不能將一電阻器Rx置於 RF路徑中，此外，如果M〇s閘極的偏壓饋入必須為一需要 級間聯結匹配的電感器1^，則不能使用一電阻器，當這些 考量都不適用時，則可使用圖4的電路。 圖4根據本發明描述施於上述圖2阻抗偏壓電路的方法， 用於MOS裝置並非正是第一輸入階段，或並非需要感應偏 壓饋入的階段時。此情形中，在至閘極的偏壓路徑加上一 電阻器Rx 490，電阻器Rx 490藉由跨過電阻器的電壓降而 再提供進一步保護以對抗ESD，藉此減少電流流向1^〇3閘 才虽° 正好與圖3的電路相似，二極體d 1 40 1及D2 402的背對背 二極體配置分別連接至兩節點，其為RF操作中的硬式DC節 點’因此在一極體上的逆向偏壓將在操作下仍保持一定 ’並將消除RF操作中大的電壓擺動。 -12- 1279903

::配置完成ESD保護及RF效能上極小影響的最佳 '，且5 ’其中將：極體連接至硬式㈣節點，m〇s閘極並為 阻抗偏麼’惟圖3所示配置(未在閘極偏塵路徑中加上電阻 心）’就將非線性效能劣化減至最小而言，亦提供相當大 的益處。 .田 本發明將對任何需要完成大型信號放大的應用提供重大 的改良，有些（明顯地並非全部）此類應用，包括所有行動電 話通訊及所有無線LAN應用，因為這些應關係到大程度 放大信號的傳播’俾便信號夠強能經由空氣傳送而在^ 強度中到達接收器。 應了解，雖然前面說明本發明較佳實例，但熟諳此藝者 將明白可作其他多種修改及增加，如應用本發明技術至多 电晶體放大為階段’以及其他包括電晶體或同等物的電路 ，如數位、波形產生等。雖然該設計在信號擺動會引起重 大非線性的大型信號放大應用中極為有用，但本發明亦可 應用至小型信號應用，並藉此排除ESD裝置以電容負載（傳 管是線性地）放大電晶體。上述設計亦可應用在其他不同科 技（包括現在已知及未來將知道者）中，亦可利用不同類型的 電晶體或其他組件，並可改變電路配置以適合特殊設計需 求。 圖示簡單說明 參照至以上說明，配合附圖閱讀，可更清楚了解本發明。 圖1說明一單一電晶體電源放大器配置，其實作在一習用 ESD保護技術； -13- 1279903

(9) 圖2說明圖1的電路，其具有MOS裝置的閘極受電阻偏壓； 圖3根據本發明說明圖1的電路；及 圖4根據本發明的方法說明圖2的電路。 圖式代表符號說明 D1 101，201，301， 二極體 401 D2 102, 202, 302， 402 L1 125 電感器β 131， 132 接合線 150, 250, X350 閘極節點 151， 351 汲極節點 152, 352 源極節點 161 Vdd欄杆 162 接地欄杆 170, 270, 370 Vgg 171， 371 Vdd接腳 172, 372 接地接腳 B1 161，364 接合塾 B2 162, 361 B3 160, 363 B4 362 B5 360 Rx 290, 490 電阻器

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Claims (1)

1279^^134623號專利申請案 -史土申請鼻利締囹辞g中（CH年川月） '?辞^月+日修(東)正本 拾、申請專利範圍 1 · 一種電晶體電路，包括： 至少一電晶體； 一用於各電晶體之靜電放電保護裝置，其包括一第一 二極體（301，401)及一第二二極體（302, 402)，其中該電 晶體及該靜電放電保護裝置兩者皆藉由個別連接端子 連接至硬式電壓點（371，372; 471，472)。 2.如申請專利範圍第1項之電晶體電路，其中以此一配置 連接該等二極體（3〇1，302; 401，402)，俾便將平行路徑 提供至電壓供應節點（371，471)及接地節點（372, 472)。 3 .如申請專利範圍第2項之電晶體電路，其中該電晶體包 括一 MOS電晶體。 4.如申請專利範圍第3項之電晶體電路，其中該等二極體 (301，302)的連接方式係背對背地從接地節點（372)至閘 極（350)及從閘極（350)至電路之供應電壓節點（371)。 5·如申請專利範圍第4項之電晶體電路，其中經由晶片上 接合墊（363，364)，將該等二極體（3〇1，3〇2)連接至該等 硬式電壓點（371，372)，其位於含該電晶體電路之積體電 路封裝外面。 6.如申凊專利範圍第5項之電晶體電路，其中該電晶體電 路包括一放大器電路之一部分。 7·如申請專利範圍第3項之電晶體電路，尚包括一電阻 (490)，用於使電晶體之閘極⑽）偏愿，其中該等二極 版（401，4G2)的連接方式係背對背地從該接地節點 82117-951004.doc 1279903

(472)至该電阻（45〇)及從該電阻（45〇)至該電路之供應 電壓節點（471)。 8·如申凊專利範圍第7項之電晶體電路，其中經由該等晶 片上接合墊（463，464)，將該等二極體（4〇1，4〇2)連接至 該等硬式電壓點（471，472)，其位於含電晶體電路之積體 電路封裝外面。 9·如申請專利範圍第8項之電晶體電路，其中該電晶體電 路包括一放大器電路之一部分。 1〇· —種積體f路，包括： 至少一電晶體； 一用於各電晶體之靜電放電保護裝置，其包括一第一 二極體（301，401)及一第二二極體（3〇2, 4〇2)，其中該電 晶體及該靜電放電保護裝置兩者皆藉由個別連接端子 連接至該積體電路外部之硬式電壓點（371，372; 471， 472) 。 5 11·如申請專利範圍第10項之積體電路，其中該電晶體可適 用為一 MOS電晶體。 12.如申凊專利範圍第u項之積體電路，其中該等二極體 (301，302; 410, 402)係以一提供平行路徑至電壓供應（371， 471)及接地節點（372, 472)之配置而連接。 13·如申請專利範圍第12項之積體電路，其中該等二極體 (301，302)係從接地節點（372)至電晶體之閘極（35〇)及從 閘極（350)至電路之供應電壓節點（371)背對背地連接。 82117-951004.doc -2-