TWI274283B - Methods and systems for reducing power dissipation in a multi-processor system - Google Patents

Description

1274283 九、發明說明： 【發明所屬之技術領域】 本發明係關於用於在多處理器系統中降低耗能之方法及 $置且特疋5之，係關於用於在系統中之多個處理器之 間配置任務以藉由多處理器來降低總功率之方法及裝置。 【先前技術】

即時的、多媒體應用變得越來越重要。此等應用需要極 决之處理速度’諸如每秒鐘數十億位元元資料。雖然單處 里單兀可陕速處理，但是其速度一般比不上多處理器架構 之處理速度。實際上，纟多處理器系統中，複數個處理器 能平行（或至少協同地）作業以取得所要處理結果。 可使用多處理技術之電腦及計算設備之類型非常廣泛。 除個人電腦（PC)和舰器之外，此等計算設備包括行動電 話、行動電腦、個人數位助理（PDA)、視訊轉接器、數位電 視及其它種種。 夕处理器系統中之一設計考量為如何管理由複數個處理 器產生之熱量，特別當其在一諸如一手持設備或其類似物 之J 51封裝中使用時。雖然可使用機械熱量管理技術，但 其不能完全滿足需要’因為其增加了最終產品的經常性材 U力成本。機械熱量管理技術亦可無法提供足夠冷卻。 、夕處理&线巾之另—考量為有效使用可用電池電源， 尤其是當多處理器在諸如膝上型電腦、手持設傷及其類似 Γ之，帶型設備中使用日夺。實際上，在—特定系統中所用 处理益越多’自電源耗用之功率也越多。大體而言，由- 100427.doc 1274283 特定處理器耗用之功率量與由該處理器執行之指八 理器作業之時脈頻率呈函數關係。 數及處 因此，在此技術領域中需要用於達成有效 新方法及裝置，該多處理將可降低由處理器產生^ = 由其耗用之功率。 …、里 【發明内容】 以克服以上所論述問題中的

亦已開發一種新電腦架構 至少某些問題。 根據此新電腦架構，一多處理器電腦系統之所有處理器 由-共同計算模組（或單元）建構而成。此共同計算 :致的結構且較佳使用相同指令集架構。該多處理器電腦 系統可由-或多個用戶端、舰器、PC、行動電腦、遊^ 機、腸、視訊轉接器、電氣設備、數位電視及其它使： 電腦處理器之設備所形成。 若需要，則複數個該等電腦系統可為一網路之構件。該 一致的模組化結構使得多處理器電腦系統可進行應用程^ 及資料之有效率的高速處理，且若使用一網路，則使得可 在網路上進行應用程式及f料之快速傳輸。此結構亦簡化 了各種尺寸及處j里能力《網路之構件的建置及用於由此等 構件處理之應用程式之準備。 該基本處理模組為一處理器元件（PE)。一 PE較佳包含一 處理單元（pu)、一直接記憶體存取控制器（dmac)及複數個 子處理單元（SPU)，諸如四個SPU，其耦接於一共同内部位 元址及資料匯流排上。PU及SPU與一共用動態隨機存取記 100427.doc 1274283 憶體（DRAM)互動，該DRAM可具有一交叉架構（cross-bar architecture)。PU排程並協調SPU對資料及應用程式的處理。 該等SPU以一平行且獨立之方式執行此處理。DMAC控制著 PU及SPU對儲存在共用DRAM中之資料及應用程式的存 取0 根據此模組化結構，由一特定電腦系統所使用之PE之數 目係基於彼系統所需之處理能力。舉例而言，一伺服器可 使用四個PE，一工作站可使用兩個PE，且一 PDA可使用一 個PE。經指派以處理一特定軟體單元之PE的SPU之數目取 決於該單元内之程式及資料之複雜性及數量。 複數個PE可與一共用DRAM相關聯，且該DRAM可分成 複數個區，其中每個此等區可分成複數個記憶體組。DRAM 之每個區可由一個組控制器來控制，且一 PE之每個DMAC 可存取每個組控制器。在此組態中，每個PE之DMAC可存 取共用DRAM之任何部分。 該新電腦架構亦使用一種新的程式化模型，以備在一網 路上傳輸資料及應用程式及處理網路構件之間之資料及應 用程式。此種程式化模型使用一傳輸於網路上以供任何該 等網路構件處理之軟體單元。每個軟體單元具有相同結構 且可含有應用程式及資料兩者。由於該模組電腦架構可進 行高速處理及具有高傳輸速度，此等單元可被快速處理。 用於應用程式之程式碼較佳基於相同的共同指令集及 ISA。每個軟體單元較佳含有一全域識別（全域ID)及描述用 於單元處理所需之計算資源的量的資訊。由於所有計算資 100427.doc 1274283 源具有㈣基本結構且使用㈣ISA，執行此處理 一 源可位於網路上之任何地方且被動態指派。 疋貝 置：之或多個4樣’ 一種方法包括··監視經配 置以由與-主處理單元相關聯之各別子處理單元 2 處理器任務及該等任務的相關處理器負载；基於任務2 關處理裔負载來重新配置該等任務中的至少某些任務，、 使得該等子處理單元中至少 以 r至夕#未被排程來執行任何任 務，及〒令未被排程來執行任何任務之子處 功耗狀態。 干U延入低 母個子處理單元可^7 v 杜..· + τ包括以下至少-者：⑴電源中斷電 路，及（11)一時脈中斷電路 半6 k & ^ , 峪且可進一步包括使用電源中斷 電路及時脈中斷電路之至少一者 少者口應於切斷電源命令來將 处羊兀&低功耗狀態。較佳地，每個該等子處理單 =括一電源及電源中斷電路；及該方法包括使用電源中 路回應於切斷電源命令而關閉電源以將特定子處理單 凡置於低功耗狀態。 該主處理單元較佳包括一任務負載表，其含有經配置以 各別子處理單元來執行的處理器任務及該等任務的相關 處理器負載；及該方法較佳進一步包括使用主處理單元回 應於任務及負載之任何變化而更新該任務負载表。該主處 理早兀較佳包括一以運作方式輕接至任務負載表之任務配 置早凡；及該方法較佳進一步包括使用主處理單元基於任 務的相關處理器負載來重新配置該等任務中的至少竿此任 務，以使得該等子處理單元中至少一者未被排程來執行任 100427.doc 1274283 何任務。 該方法可包括基於相關處理器負載來重新配置該等子處 理單元之特定一者之所有任務至該等子處理單元之另一 者，以使得該等子主處理單元之該特定一者未被排程來執 行任何任務。其他或另外，該方法可包括基於相關處理器 負載來重新配置該等子處理單元之特定一者之某些任務至 其他子處理單元中之一或多者，以使得該等子處理單元之 該特定一者未被排程來執行任何任務。 根據本發明之一或多個其他態樣，一裝置可包括複數個 子處理單元，每個可用於執行處理器任務；及一主處理單 元可用於··（i)監視經配置以由各別子處理單元來執行的處 理器任務及該等任務的相關處理器負載；（Π)基於任務的相 關處理器負載來重新配置該等任務中的至少某些任務，以 使得該等子處理單元中至少一者未被排程來執行任何任 務；及（iii)發佈一切斷電源命令，其表明未被排程來執行任 何任務之子處理單元應進入低功耗狀態。 根據本發明之一或多個其他態樣，一主處理器可在一軟 體程式控制下運作以執行如下步驟，包含：監視經配置以 由與該主處理單元相關聯之各別子處理單元來執行的處理 器任務及該等任務的相關處理器負載；基於任務的相關處 理器負載來重新配置該等任務中的至少某些任務，以使得 該等子處理單元中至少一者未被排程來執行任何任務；及 命令該等未被排程來執行任何任務之子處理單元進入低功 耗狀態。 100427.doc 1274283 A 4此項技術者將自本文結合隨附圖示獲得之描述顯而 易見本發明之其他態樣、特徵及優勢。 【實施方式】 為將本發明之各種態樣置於上下文中，參考圖1所示之靜 態功率、動態功率及總功率曲線之圖形說明。此等功率曲 線係作為一處理器之處理負載之函數的由此處理單元產生 之功率特徵的實例。 靜態功率Ps等於洩漏電流u乘以處理單元之操作電壓 Vdd，其可表示如下：Ps=nxVdd。當洩漏電流η及操作電 壓Vdd恆定時，靜態功率Ps作為處理器之處理負載之函數亦 恆定，如圖1所說明。由處理器所耗用之動態功率Pd可表示 如下：Pd=SfxCxFxVdd2,其中Sf為處理器之處理負載，c 為處理器之等效電容，F為時脈頻率，及Vdd為操作電壓。 Sf表示了處理單元中的f要打開及關閉以執行—特定任務 或一組任務之電晶體的數目。等效電容C表示了與該或該等 任務有關的所涉及電晶體之總電容。對以之等式之分析表 明動態功率Pd按照處理負载Sf之線性函數上升，如所示。 在任何特定時間點由處理器產生之總功_等於靜態及 動態功率之總和：Pt=Ps+Pde當使用熟知的電麼/頻率控制 (vFC)技術時，可降低總功_。參考圖2，當使請c技 操作電㈣d及時脈頻率F之至少—者作為所需處 里态效此之函數而變化。舉例 僅右在任何特定時間段 ^而要杈低等級的處理器效能j 脈頻率u #作電麼Vdd及時 亍〈考或兩者。參考用於 可用於匕及！^之等式，若降低操 100427.doc 1274283 作電屢vdd’則亦將降低靜態功㈣及動態功率pd。若僅降 低時脈頻率F，則僅會降低動態功率pd。 .如®2所示，由VFC技術導致之靜態功率（標言己為Ps(VFD)) 大體上比未使用VFC技術時的靜態功率ps更低。更特定言 之’靜態功率Ps(VFD)作為處理負載攸函數自—非常録 準線性傾斜上升至—較高位準。同樣，由VFC技術導致之 動態功率（標記為Pd(VFC))大體上低於未用VFC之動態功率 馨 Pd。更特定言之，動態功率叫㈣)作為處理負肢之函數 起始於一較低位準且呈現出二次特徵。此係因為動態功率 Pd(VFC)為操作電壓vdd之平方的函數。 如自圖2之曲線可發現，由VFC技術導致之總功率可遠遠 低於未使用VFC時之總功率。不幸地，不管使甩VFC與否， 管理處理器之耗能的問題仍然存在。實際上，摩爾定律規 疋了處理器之規模每1 8個月增加一倍。隨著處理器規模的 支曰加，靜態功率PS亦會增加。在不遠之將來，靜態功率ps • 甚至可能比動態功率Pd更重要。因此，正在考慮用於進一 步控制靜態功率P S之技術。 降低靜態功率Ps之一種途徑涉及使用一電晶體臨限電壓 (vth)技術。回想靜態功率ps=nxvdd，其中n為洩漏電流， 及vdd為處理器之操作電壓。洩漏電流n為不斷增加之處理 單凡之規模的函數。處理器之規模與l/evth成比例，其中vth 為用於建構處理器之電晶體之臨限電塵。因此，需要增加 用於建構處理器之電晶體之臨限電壓vth，以降低洩漏電流 11 ’藉此降低靜態功率Ps。 100427.doc 1274283 不幸地，此途徑存在兩個重要問題，即其會不利地影響 時脈頻率，且其不易在某些處理器製造方案中採用。至^ 前者，時脈頻率F為（Vdd_Vth)2之函數。因此，當增加臨限 電壓vth時，必須降低處理器之理論時脈頻率F。雖然吾人 可能想降低時脈頻率F以使用VFC技術，但是吾人不想在最 大可用時脈頻率F方面受限制。 至於後一個問題，雖然控制臨限電壓Vth可應用於表體 CMOS製私中，但其很難在諸如絕緣物上矽（s〇i)製程之其 他製程中使用。實際上，在表體CMOS電路中，實際的電壓 臨限值vth控制可藉由改變電路之場效電晶體（fet)之本體 (或表體）端子與源極端子之間的電壓關係來達成。此在一利 用表體CMOS製程製造之處理器中可較容易實現，因為彼製 私決定了要將本體端子用於處理器之FET電晶體製造中。因 此，可輕易控制每個電晶體之本體端子與源極端子之間之 電壓關係。相反地，SOI製程並未規定使用表體/本體端子。 因此，為在SOI之情況下使用臨限電壓Vth控制技術將需要 改變製程以使用本體/表體端子，其會不利地影響電路之 FE丁電晶體之間距與實施之複雜性。 然而，已發現可根據本發明利用一多處理系統來達成有 利的功率管理技術。在此方面，參看圖3，其根據本發明之 一或多個態樣說明一多處理系統i 〇〇。該多處理系統丨〇〇包 括經由一匯流排108耦接至一諸如DRAM之共用記憶體1〇6 之複數個處理器1〇2(可使用任何數目）。應注意到，不需要 共用DRAM記憶體1〇6(且因此以虛線表示）。實際上，一或 100427.doc 1274283 多個處理單元102可使用其自身的記憶體（未圖示），且 要共用記憶體106。 而

一該等處理器Η)2之-較佳為—主處理單元，例如，處理單 7L102A。其他處理單元1()2較佳為諸如處理單元贿、 l〇2C、1()2D等之子處理單元（spu)。處理單元m可使用任 何習知電腦架構來建構。所有處理單元⑽無需使用相同架 構來建構；實際上，其可具有異質或同質組態。在運行過 程中，主處理單元102A較佳排程並協調子處理單元 對資料及應用程式之處理，以使得子處理單元i〇2b_d以一 平行且獨立之方式執行對此等資料及應用程式之處理。 應注意到，主處理單元102A可靠近子處理單元i〇2b_d安 置，諸如在相同晶片中、在相同封裝中、在相同電路板上 及在相同產品中等。或者，主處理單元1〇2A可遠離子處理 單元102B-D設置，諸如設置於可耦接在一匯流排、一通信 網路（諸如網際網路）或其類似物上之不同產品中。同樣，子 處理單元102B-D可互相靠近或遠離地置放。 現在請參看圖4，其為一使用一基本處理模組或處理器元 件（PE)201之較佳多處理系統之方塊圖。如此圖所示，冲 201包含一 i/o介面202、一處理單元（pu)2〇3、一直接記憶 體存取控制器（DMAC)205及複數個SPU，即SPU 207、SPU 209、SPU 211及SPU 213。一區域（或内部）pe匯流排223在 PU 203、諸SPU、DMAC 205及一記憶體介面215之間傳輸 資料及應用程式。區域PE匯流排223可具有（例如）一習知架 構或可建構為一封包交換網路。雖然建構為封包交換網路 100427.doc -13- 1274283 需要較多硬體，但其增加了可用頻寬。 可使用各種方法構造PE 201來實現數位邏輯。然而，較 佳將PE 201構造為一採用矽基板上之互補金氧半導體 (CMOS)之單一積體電路。用於基板之替代材料包括砷化 鎵、砷化鎵鋁及其它使用多種摻雜劑之所謂的III-B化合 物。亦可使用例如快速單磁通量子（RSFQ)邏輯之超導材料 來建構PE 201。 PE 201經由一高頻寬記憶體連接227與一動態隨機存取 記憶體（DRAM)225緊密相關聯。DRAM 225充當PE 201之主 (或共用）記憶體。雖然DRAM 225較佳為一動態隨機存取記 憶體，但是DRAM 225可使用其他構件來建構’例如建構為 靜態隨機存取記憶體（SRAM)、磁性隨機存取記憶體 (MRAM)、光學記憶體或全息記憶體。〇]\4八€ 205及記憶體 介面215促進DRAM 225與PE 201之SPU及PU 203之間之資 料轉移。應注意可相對於子處理單元及pu 203整體或分別 地設置DMAC 205及/或記憶體介面215。實際上，DMAC 205 功能及/或記憶體介面215功能可與該等子處理單元中一或 多個（較佳所有）子處理單元及PU 203成一體，而不是呈如 圖所示之獨立組態。 PU 203可為（例如）一可獨立處理資料及應用程式之標準 處理器。在作業過程中，PU 203排程並協調SPU對資料及 應用程式之處理。SPU較佳為單指令、多資料（SIMD)處理 器。在PU 203之控制下，SPU以平行且獨立之方式來執行 對此等資料及應用程式之處理。DMAC 205控制PU 203及 100427.doc -14- 1274283 、子儲存在共用dram 225中之資料及應用程式之存 取應注思到，Ρϋ 203可藉由一或多個承擔一主處理單元 之作用之子處理單元來實現。 可將若干諸如ΡΕ 201之ΡΕ接合或封裝在一起，以提供增 強之處理能力。 圖5次明了 SPU 400之結構及功能。spu 4〇〇包括局域記憶 體4〇6、暫存器410、一或多個浮點運算單元412及一或多個 • 整數運算單元414。然而，同樣，視所需處理能力而定，可 使用更大或更小數目之浮點運算單元4丨2及整數運算單元 414。在一較佳實施例中，局域記憶體4〇6含有128千位元元 組儲存空間，且暫存器410之容量為128><128個位元，浮點 運异單元412較佳以每秒320億次浮點運算（32 GFLOPS)之 速度作業，且整數運算單元414較佳以每秒320億次運算（32 GOPS)之速度作業。 在一較佳實施例中，該局域記憶體4〇6含有256千位元元 φ 組儲存空間，且暫存器410之容量為128x128個位元。應注 意到處理器任務並非使用共用記憶體225來執行。相反地， 任務被複製至一特定子處理單元之局域記憶體406中且局 域執行。 局域記憶體406可是或不是快取記憶體。較佳不需要用於 SPU之快取連貫性支援。實情為，局域記憶體406較佳作為 靜態隨機存取記憶體（SRAM)來構造。PU 203可需要快取連 貫性支援來用於由PU 203起始之直接記憶體存取。然而對 於由SPU 400起始之直接記憶體存取，或自或至外部設備之 100427.doc -15- 1274283 存取’則不需要快取連貫性支援。 SPU 400進一步包括用於傳輸應用程式及資料至spu 4〇〇 或自其傳輸出應用程式及資料之匯流排404。子處理單元 400進一步包括一用於傳輸應用程式及資料至子處理單元 400或自其傳輸出應用程式及資料之匯流排介面（I/F)402。 在一較佳實施例中，該匯流排I/F 4〇2耦接至一體地設置於 子處理單元400内的DMAC(未圖示）。應注意DMAC可設置 於子處理單兀400外部（如圖5所示）。一對匯流排將該一體安 置之DMAC互連於匯流排I/F 402與局域記憶體4〇6之間。該 等匯机排較佳為256位元寬。在一較佳實施例中，匯流排4〇4 為1024位元寬。 SPU 400進一步包括内部匯流排4〇8、42〇與418。在一較 佳實施例中，匯流排408具有256位元元寬且在局域記憶體 4〇6與暫存器410之間提供通信。匯流排42〇及418分別在暫 存器410與浮點運算單元412,及暫存器41〇與整數運算單元 414之間提供通信。在一較佳實施例中，自暫存器41〇至浮 點或整數運算單元之匯流排418及42〇之寬度為384位元，且 自浮點或整數運算單元412、414至暫存器41〇之匯流排418 及420之寬度為128位元。自暫存器41〇至浮點或整數運算單 元412、414之匯流排寬度大於自此等單元至暫存器41〇之匯 流排寬度，以適應在處理期間更大的來自暫存器41〇之資料 流。每個計算需最大三個字。然而，每個計算之結果通常 僅為一個字。 SPU 400(及/或圖3之任何SPU 1〇2)亦較佳包括電源中斷 100427.doc -16- 1274283 電路300及時脈中斷電路3〇2中之至少一者。當使用電源中 斷電路300時，至SPU 400之電源可為外部3〇4或内部3〇6。 最佳地，電源内置。電源中斷電路3〇〇較佳可用於回應線3〇8 上之命令訊號將SPU4〇0置於低功耗狀態。詳言之，當被命 令時，電源中斷電路300較佳關閉或以其他方式中斷自内部 電源306至SPU 400之電路的功率傳遞，藉此關閉spu 4〇〇 及耗用非常少的電力或根本不耗用電力。或者，若使用外 部電源304 ’則電源中斷電路3〇〇較佳回應線3〇8上之命令而 中斷自此電源至spu 4〇〇之功率傳遞。 同樣，若使用時脈中斷電路302，則其較佳可藉由中斷用 於SPU 400之系統時脈來將spU4〇〇置於低功餘態中，無 論系統時脈是產生於内部或是外部。鳥將SPU 400置於低 功耗狀態中之細節將在此說明書稍後提供。 現在參看圖6，其為根據本發明之一或多個態樣之Ρϋ 203 之特疋部分之方塊圖。詳言之，ρυ 2〇3包括一任務負載表 502任務配置單元5〇4及一PSU(或時脈）控制器5〇6。參 看圖7,任務負載表5〇2較佳含有經配置以由ρΕ 2〇ι之各別 SPU來執行的處理器任務及該等任務的相關處理器負载。 熟習此項技術者將顯而易見’任務負载表5〇2可在硬體、韋刃 體或軚體中貫她’最好利用在叫5〇〇上執行之適當軟體來 實Μ任務負載表502。再轉向圖6 ’任務配置單元5()4以運作 式_接至任務負載表5 G2且可基於任務的相關處理器負 載來重新配置，亥等任務中的至少某些任務，以使得spu中 至少一者未被排程來執行任何任務。 100427.doc -17- 1274283 舉例而言，圖7顯示SPU1被排程來執行任務A及任務B， 其中任務A具有為〇·!之相關處理器負載，且任務b具有為 〇·3之相關處理器負載。因此，spui閒置〇·6。spu2被排程 來執行相關負載分別為0.05、〇 〇1、〇1及〇 3之任務c、任 務D、任務E及任務F。因此，spu2閒置〇·54。spu3被排程 來執行相關處理器負載分別為〇·7及〇·3之任務G及任務H。 SPU3不置。最後，SPU4被排程來執行相關處理器負載分 別為0.15、0.05及〇_7之任務！、任務j及任務κ。因此，spu4 閒置0.1。 任務配置單元504較佳可用於利用任務負載表5〇2中之資 訊來將任務自至少一個SPU重新配置至一或多個其他 spu。圖8說明任務如何由任務配置單元⑽自s則重新配 置至SPU2之實例。詳言之，任務配置單元5 可用於判定 執=任務A及B所需之總負載（即，G 4)小於與⑼仍相關之閒

置量。因此，任務配置單元5〇4可判定任務八及6都可自卯⑴ 重新配置至SPU2。 一參看圖9,任務配置單元5〇4可或者將任務自卯⑴配置至 :個以上其他SPU’例如SPUmSPU4。同樣，較佳基於與 母個所移動任務相關之負載及其它參與之spu之閒置容量 ，作出判疋。與後者貫例保持―致，圖職明在任務配置 單元5〇4 &自SPU1重新配置任務後任務負載表如之狀 悲。詳言之，使SPU1留有i .〇之閒置特徵；使卿2留有〇 24 之閒置特徵；使SPU3留有〇.〇之閒置特徵；而使spU4留有 〇·〇之閒置特徵。 100427.doc -18· 1274283 回應於來自任務配置單元504之指示，PSU控制器506較 佳在線路308上發佈一命令，指示SPU1應進入低功耗狀 病、°如上文參看圖5所做論述，此命令使得電源中斷電路3〇〇 及時脈中斷電路302之至少一者將spul置於低功耗狀態 中。若需執行其相關處理器負載超過剩餘SPU之閒置容量 的額外處理任務，則PSU控制器506較佳可用於提供一使 SPU1離開低功耗狀態之指示，藉此為此等任務提供另外的 處理容量。 _ 參看圖11 ’藉由適當配置待執行任務可有利地最小化由 所有SPU產生之總功率Pt。實際上，按照圖7之配置，處理 兀件之總功率pt為由SPU1、SPU2、SPU3及SPU4所耗用之 功率總和。另一方面，按照圖1〇之配置，由處理器元件耗 用的總功率為由SPU2、SPU3及SPU4所耗用之功率總和。 雖然與圖7之配置相比，在圖1〇之配置中§?12及spu4之處 理負載增加’但是總耗能降低。此因為spu丨之靜態功率ρ§ φ 完全被消除。再次回到圖11，按照圖7之配置，SPU具有0·4 之處理負載’其導致為〇·125單位之耗能；且SPU2、SPU3 及SPU4之總處理負載為2·36，相關耗能為〇·375。因此，圖 7之任務配置之總功率！^為〇5單位。另一方面，圖1〇之任務 配置導致SPU1之零處理負載及gjpu2、SPU3及SPU4之為 2·76之總處理負載。此導致了為〇·384之總功率汛，改良 23·20/〇 〇 現在參看圖12，其為說明本發明之一或多個其他態樣之 方塊圖。在本發明之此實施例中，多處理系統55〇包括複數 100427.doc •19- 1274283 個子處理單元SPU0-7,其經由内部匯流排552順序互連。自 一個SPU至另一個SPU之處理器任務轉移可順序穿過耦接 於中間之一或多個SPU，除非轉移在相鄰SPU之間發生。舉 例而言，自SPUO遷移至SPU1之處理器任務可在内部匯流排 5 52之上簡單地自8?110順序轉移至8?1；1。在另一方面，自 SPUO至SPU3之處理器任務遷移可穿過SPU1及SPU2，或可 穿過SPU7、SPU6、SPU5及SPU4。此環狀結構優於其中SPU 在一線性（非環狀）排列中順序互連的緩衝器至緩衝器 (bumper-to-bumper)配置。實際上，在一線性排列中，在安 置於匯流排之最遠端的SPU之間轉移處理器任務時可能有 過量等待時間。然而，按照圖12之環狀排列，等待時間降 低了，因為處理器任務可在兩個方向之任一者中轉移穿過 匯流排552。 應注意到，多處理系統550不包括一主處理單元或PU來 管理SPU之間之任務配置及/或遷移。實情為，可在SPU之 間共用及/或可在SPU之間分配一任務表（其可大體上與上 文參看圖6-10所描述者相類似）。無論如何，SPU可利用任 務表502來在SPU之間遷移處理器任務，以達成在此說明書 之其他實施例中詳細描述之功率管理優勢。 應注意到，即使按照圖12之環狀排列，亦會產生與在結 構之極遠端之間（諸如SPU0與SPU4之間）轉移處理器任務 有關的等待時間及其它處理問題。因此，需要將該等SPU 分成兩組或兩組以上群。舉例而言，如圖1 3 A說明，S P U 0、 SPU1及SPU2可組成群A，而SPU3、SPU4及SPU5可組成群 100427.doc -20- 1274283 B。按照此排列，處理器任務將僅僅在一特定群之spu之間 轉移，藉此消減了等待時間問題及/或實現有效率多工之其 他P早礙。另外，任務表之任何共用及/或分配可限於一特定 群之SPU，藉此進一步改良了任務處理及遷移之效率。圖 13B及13C說明了替代性的分組及在spu之間的可容許任務 轉移。熟習此項技術者將瞭解到，在不偏離本發明之精神 及範嚀下可做許多其他修改（包括系統中之spu之數目）。 雖然參考特定實施例描述了本文之本發明，但需瞭解此 4貫施例僅僅為本發明之原則及應用之說明。因此，需瞭 解可對该等說明性實施例進行眾多修改，及在不偏離如附 加之申請專利範圍所界定之本發明之精神及範疇下可設計 出其他配置。 工業應用性 本發明可應用於一種用於在系統中之多個處理器之間配 置任務以便降低多處理器之總耗能之技術。 【圖式簡單說明】 圖1係多處理器系統中相對於處理負載之靜態功率、動態 功率及總功率曲線之圖形說明； 圖2係使用可變電壓及時脈頻率控制技術之多處理器系 統中相對於處理負載之靜態功率、動態功率及總功率曲線 之圖形說明； 圖3係根據本發明之一或多個態樣之多處理器系統之方 塊圖； 圖4係根據本發明說明一處理器元件（PE)之一例示性結 -21 - 1274283 構的圖； 圖5係根據本發明 圖； 說明例示性子處理單元（SPU)之結構的 圖6係根據本發明 圖； 之一或多個態樣之主處理單元（PU)之 圖7係根據本發明負載表； 之一或多個態樣圖5之主處理器的任務

圖8係根據本發明之一^ 十知5之或夕個態樣表明重新配置任務至 另一子處理單元之圖7之任務負載表； 圖9係根據本發明之.^ Am J-M. i no -c. Α 十知月急驭夕個態樣表明重新配置任務至 兩個其他子處理單元之圖7之任務負載表； 圖10係根據本發明之一或多個態樣表明重新配置任務以 使得至少一子處理單元無排程任務的圖7之任務負載表； 圖11係根據本發明之一或多個其他態樣使用圖6之主處 理單元之多處理器系統中的相對於處理負載之靜態功率、 動態功率及總功率曲線之圖形說明； 圖12係根據本發明之一或多個態樣說明任務遷移流方向 之方塊圖；及 圖13Α、13Β及13C係根據本發明之各種態樣之其他任務 遷移流方向之圖形說明。【主要元件符號說明】 100 多處理系統 1 02Α 主處理早7L 102B 子處理單元 100427.doc -22- 1274283 102C 子處理單元 102D 子處理單元 106 共用記憶體 108 匯流排 201 處理器元件（PE) 202 I/O介面 203 處理單元（PU) 205 直接記憶體存取控制器（DMAC)

207 SPU

209 SPU

211 SPU

213 SPU 215 記憶體介面 223 區域PE匯流排 225 動態隨機存取記憶體（DRAM) 227 高頻寬記憶體連接 300 電源中斷電路 302 時脈中斷電路 304 外部電源 306 内部電源 308 線 400 子處理單元（SPU) 402 匯流排介面（I/F) 404 匯流排 100427.doc -23- 1274283

406 408 410 412 414 418 420 502 506 550 552 局域記憶體 内部匯流排 暫存器 浮點運算單元 整數運算單元 内部匯流排 内部匯流排 任務負載表 任務配置單元 PSU控制器 多處理系統 内部匯流排 100427.doc -24

Claims (1)

1. I^74^^41_58號專利申請案 中文申凊專利範圍替換本(95年η月） ^十、申請專利範圍： 1 · 一種在多處理器系統中降低耗能之方法，其包含 押監視經配置以由與一主處料元相關聯之 早兀來執行的處理器任務及該等任務的相 載； 子處理 理器負 各別 關處 土於„亥等任務的相關處理器負載來重新配置該等任

   2. 中的至少某些任務，以使得該等子處理單元中至少一2 未被排程來執行任何任務，·及 P 7未被排程來執行任何任務之該等子處理 -低功耗狀態。 進入 ’其中： 個：（i)一 如請求項1之在多處理器系統中降低耗能之方法 該等子處理單元中之每一者包括以下至少一 電源中斷電路；及（ii)一時脈中斷電路；且 斷電路之 元置於該 5亥方法包括使用該電源中斷電路及該時脈中

   至）一者回應切斷電源命令而將該等子處理單 低功耗狀態中。 .㈣求項2之在多處理器系統中降低耗能之方法，其中該 =子處理早兀中之每—者包括一電源及該電源中斷電 言亥方法包括使用該電 而關閉該電源以將該特 中。 源中斷電路回應該切斷電源命令 定子處理單元置於該低功耗狀態 4·如钼求項1之在多處理 A ，「千和心〜〜’丹肀 該主處理單元包括—任務負载表，其含有經配置以 100427-951114.doc 1274283 年月曰修正替換頁 該等各別子處理單元來執行的該等處理器任務及 務的相關處理器負载，·且 ^專任 口H包括使用該主處理單元來更新該任務負载表以 回應任務與負射之任何變彳b 表以 5. 如在多處理器系統中降低耗能之方法，其中·· 该主處理單元包含_ τ 之任務配置單元，·且冑作方式搞接至該任務負載表 該方法包括使用該主處 理器負載來重新配置該；任:：基於該等任務的相關處 得該等子處理單元中至的至少某些任務，以使 務。 ^ 一者未被排程來執行任何任 6·如請求項5之在多處理考系 人A ; 錢中降低耗能之方法，其進- 單元中Ή等相關處理器負載而重新配置該等子處理 早7G中之一特定子處理 理單元中之另# ^任務至該等子處 之單元1使得料子處理單元中 寺疋子處理單元未被排程來執行任何任I =員5之在多處理器系統中降低耗能之方法，其進一 I 1基於該等相關處理器負載來重新配置該等子處理 ΐ二子處理單元之該等任務之某些任務至該 寻具他子處理單元中夕—+夕^ 等子處理單元中之该計子^固子處理單元，以使得該 何任務。 疋子處理早凡未被排程來執行任 8.:請求項1之在多處理器系統中降低耗能之方法，宜進一 α合使㈣主處理單元及該等子處理單元中之一或多 100427-951H4.doc 1274283 個子處理單亓夕5 + 4. ^ 一者執行可變時脈頻率柝# 低該等子處理單元中之至少一子處理=制，來降 9.如請求項丨之在多 / 70動悲耗能0 处里^糸統中降低耗能之方法，里 乂 ^❹該主處理單元及該等子處 / 低少一者執行可變電源(Vdd)控制，來降 子處理…之至少-子處理單元之靜態及動態 ι〇· -種可降低耗能之多處理器系統，其包含： 複數個子處理單元，每一 _ 處理器任務;& #子處理早-均可運作為執行 一主處理單元’其可運作為：⑴監視經配置 各別子處理單元來執行的嗲 以專 的省專處理态任務及該等任務的 目以理為負載；（ii)基於該等任務的相關處理器負載來 重新配置該等任務中的 、 _ 〕至少某些任務，以使得該等子處 早疋至少一者未被排程來執行任何任務；及㈣發佈 :㈣電源命令’其指示未被排程來執行任何任務之該 等子處理單元應進入一低功耗狀態。 11·如μ求項ίο之可降低耗能之多處理器系統，其中該等子 處理單元包括以下至少—個··⑴_電源中斷電路；及⑼ 時脈中斷電路’其每一者均可運作為回應該切斷電源 命令而將該特定子處理單元置於該低功耗狀態。 12·如請求仙之可降低耗能之多處理器系統，其中每一該 等子處理單元包括一電源及該電源中斷電路，且該電源 中斷電路可運作為回應該切斷電源命令而切斷該電源， 100427-951I14.doc 9& 11 1274283 以將該特定子處理單元置於該低功耗狀態卜 13.如清求項1〇之可降低耗能之多處理器系統，其中·· ::處理單元包括一任務負載表，其含有經配置心 该專各別子處理單分方 務的相關處理器負載且行的該等處理器任務及該等包 該主處理單元可運 與負载之任何變化。任務負載表以回應任務 14.Γί項13之可降低耗能之多處理器系統，其中：該主 处理皁7C包括一任務配置 方_至該任務負载表，且可=:置…運作 相關處理器負載來重新配㈣^乍為基於該等任務的 務，以使得該等子處理單 的至4某些任 任何任務。 中至夕一者未被排程來執行 15.如請求項…降低耗能之多處理器系統 配置單元可運作為基於該等相關處理“ 任矛力 该等子處理單元中之—特定子處理單元 望配置 至該等子處理單元中之另—子處理單元 處理單元中之該特定子處 于以專子 務。 U早％未被_來執行任何任 16.如請求項14之可降低耗能之多處理 理單元包括一電源控制器，直以 、/、中該主處 配置單元，且可運作為發式轉接至該任務 子處理單元中之該特定源命令訊號至該等 任務配置單元的指示該等‘二^回應一來自該 早兀中之該特定子處理 100427>9511i4.d〇c 1274283 17不被排程來執行任何任務的指示。 •如請求項14之可降低耗能之 配置單元可運作為 ^㈣統，其中該任務 該等子處理單元中之一負載末重新配置 些任務至兮辇fa 子處理早凡之該等任務之某 矛力至4 4其他子處理 元，以使得該等子處理單元中中之—或多個子處理單 排程來執行任何任:。中之該敎子處理單元未被 18.如請求項15之可降低耗能之多處理 理單元包括~電源_ ^ 中5亥主處 配置單元，且可運作為發佈；：=方式搞接至該任務 子處理早凡中之該特定一子處理單元寺 任務配置單元的指示該等子處:忒 單:^不被排程來執行任何任務的指示 ^子處理 19·如凊求項1〇之可降低耗 裡抑一 匕之夕處理器系統，其中古亥主_ 理早兀及該等子處理單 /、中4主處 , , 之或多個子處理罩+夕；5 少-者可運作為執行可 &里早7C之至 ^ w 、&頻率控制，以便降你兮笙 子處理單元中之至少一子處 便降… 20.如請求項10之可降低耗 H。 视时一 此之夕處理器系統，JL中今主卢 理早兀及該等子處理單 中省主處 W、一土 · 之一或多個子處理單开之$ 夕 可運作為執行可變電源（v 子處理單元中之U # )二制，以便降低該等 少一子處理單元夕超於立乂 21·如請求項10之可降低耗 / 4動態耗能。 理單元及嗲等子，· b夕处理器系統，其中該主處 平7L次0褒孚子處理單元 一 ^ 少一者係使用一絕緣體上”夕個子處理單元之至 、、色緣體上矽製程來形成。 I00427-951114.doc 1274283 ( 1 月臼峰(客丨止替換頁 2 2 ·如請求項1 〇之可降低耗能之多處一~-- 0 斋糸統，其中該主處 理早元的位置為遠離或靠近該等子處理單元中之一或多 個子處理單元置放之至少一者。 23.如請求項狀可降低耗能之多處理器系統，盆中 處理單元中之一或多個子處理單元互招遠離置放。 认如請求項Π)之可降低耗能之多處理器系統，其中 處=單元使用大體上異質電腦架構或_同質構。 25. 一種具有降低多處理器系統耗能功能之處則，^ 軟體程式控制下作業以執行步驟，該等步驟包括Γ — 監視經配置以由與該主處 0 -十血 早兀相關聯之各別子處理 早凡來執行的處理器任務及 載· Τ丨工猕的相關處理器負 基於该等任務的相關處理器 中的至少#:此#欲 、戟來重新配置該等任務 二某“壬務’以使得該等子處理單元中至少一者 未被排程來執行任何任務；及 ^者 命令未被排程來執行任何任務之該等子 一低功耗狀態。 早兀進入 26.如請求項25之具有 器，其中： 夕处理益系統耗能功能之處理 每—該等子處理單元包括 · / 斷電路；Ani] π, 夕個.⑴一電源中 及（】1)一時脈中斷電路；且 該電源中斷電路及該時脈中 該等子處理單元f 至^一者猎由將 命令。早兀置於该低功耗狀態中來回應該切斷電源 100427-951114.doc 1274283

   曰修(吏)止替換頁I il, 27.如請求項26之具有降彻夕+ m 殘* 牛低多處理器系統耗能功能之處理 益，其中每一該等子處理 電路·且已括一電源與該電源中斷 :源中斷電路稭由關閉該電源而將特定子處理單元 =低功耗狀態中來回應該切㈣源命令。 ϋ σ月求項25之具有降低多處 器，复 处斋糸統耗能功能之處理 σ 八τ : 口亥主處理單元包括一任 丄 經配置以由該等各別早考J 、，該任務負載表含有 散U ^ 处理單元來執行的該等處理器任 力及该#任務的相關處理器負載；且 該等步驟包括更新該任務 # 任何變化。 務負載表以回應任務與負載之 29·如請求項28之具有降低多處 器，其中· 态系統耗能功能之處理 該主處理單元包括一 之任務配置單元；且 式輕接至該任務負載表 該等步驟包括基於該等 配置哕箄矛 "的相關處理器負載來重新 罝μ 4任務中的至少某此 元中至少-者去二任知，以使得該等子處理單 / |未被排程來執行任何任務。 3〇·如铂求項29之具有条 5|，1 -夕处理器系統耗能功能之處理 該等子處理單1 “相關處理器負載而重新配置 輅理早兀中之一特定一 至該等子處 早兀之所有該等任務 卢理… 中之另—子處理單元’以使得該等子 處理早几中之該㈣子處 1更侍。亥#子 早70未被排程來執行任何任 100427-951I14.doc 1274283 務 31·如請求項29之具有 器，苴進+ ^ ^ -夕处理态系統耗能功能之處理 /、進一步包括基於該等相 該等子處理單元中之_特定子 W载來重新配置 些任務至_箄JL拙工老 处里早兀之該等任務之某 元，以： 處理單元中之-或多個子處理單 排程來執行任何任:。中之料定子處理單元未被 32·=Τ5:::降低多處理器系統耗能功能之處理 具進一步包括使用該主虛 处 中之-或多個子虚理…及該等子處理單元 控制，來降低节g + _ φ 者執仃可變時脈頻率 不降低該專子處理單元中一 動態耗能。 子處理早兀之 33.如請求項25之具有降低多處理 界，J：推 。"先耗能功能之處理 其進一步包括使用該主處理單元 中之-或多個子處理單元之至少 / 处理早几 控制，來降低該等子處理單元中之:執仃可變電源㈣ 靜態及動態耗能。 中之至少-子處理單元之 认-種可視負載狀況重新配置工作任務之 其包括·· 处里态系統， 複數個子處理單元，每個子處理 、 處理器任務；及 =可運作為執行 一匯流排，其環狀互連該等子處理，、 兩個子處理單元之間之轉移當在相鄰子:理 可直接發生或當在相距更遠的子處理單元之間時可經由 100427^951114.doc 1274283 Ύψ1 日吹^更)止替換頁I 一或多個中間子處理單元發生， 々其中該等子處理單元可運作為··⑴監視經配置以由該 等各別子處理單元來執行的該等處理器任務及該等任務 的相關處理器負載；⑻基於該等任務的相關處理器負載 來重新配置該等任務中的至少某些任務。 35·如請求項34之可視負載狀況重新配置工作任務之多處理 器系統，其中該等子處理單元係分成群，且重新配置屬 於該等群中的-特定群内之-子處理單元之—或多個任 務會將此等任務維持在該特定群内。 36. ^請求項34之可視負載狀況重新配置工作任務之多處理 益系’為’其中執行該等任務之該重新配置以使得該等子 處理單元中的至少一者未被排程來執行任何任務。 37. ^請求項36之可視負載狀況重新配置工作任務之多處理 Γ系、·充#巾未被排程來執行任何任務之該等子處理單 元可運作為進入一低功耗狀態。 38. 如請求項34之可視負載狀況重新配置工作任務之多處理 器系統，其中： 該等子處理單元可運作為存取一任務負載表，該任務 負載表含有經配置以由該等各別子處理翠元來執行的該 等處理器任務及該等任務的相關處理器負載；且 該等子處理單元可運作為更新該任務負載表以回應任 務與負载中之任何變化。 39·如請求項38之可視負載狀況重新配置工作任務之多處理 器系統，其中該等子處理單元可運作為基於該等相關處 100427-951114.doc 1274283 年月曰修(/正替換頁 理器負載而重新配置該等子處理單元中之一特定子處理 單元之所有該等任務至該等子處理單元中之另一子處理 單元，以使得該等子處理單元中之該特定子處理單元未 被排程來執行任何任務。

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