TWI270189B - Semiconductor package, and fabrication method and carrier thereof - Google Patents

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TWI270189B
TWI270189B TW093128413A TW93128413A TWI270189B TW I270189 B TWI270189 B TW I270189B TW 093128413 A TW093128413 A TW 093128413A TW 93128413 A TW93128413 A TW 93128413A TW I270189 B TWI270189 B TW I270189B
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Wen-Hsin Wang
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Siliconware Precision Industries Co Ltd
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Description

1270189 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種半導體封裳件及其製法與其承載 件尤礼種運用於兩頻產品的栅格陣列半導體封裝件及 其製法與其承載件。 【先前技術】 …細基板為承載件之封裝結構巾，其訊號傳輸設計往 往係藉由基板中所開設的多數導電貫孔（via)，而將晶片之 筑唬傳輸至基板底部植球面的銲墊（Pad)，復藉該銲墊上的 導電墊（Land)或銲球（Ball)，而將該訊號傳遞至外界，此即 習知的栅才各陣列半導體封裝件（Land Grid Array, LGA)或 球柵陣列半導體封裝件（Ball Grid Array, BGA)。 但對高頻產品而言，為提高其電性，解決訊號不良之 缺點，般係採縮知:導電貫孔與銲墊間之距離的方式，亦 即縮短連接導電貫孔與銲墊間之導電_ (丁me)的長 度，以縮短訊號傳輸路徑，提升訊號傳輸品質。 例如美國專利第5J96，163號案，即提出將導電墊 (Land)直接形成於導電貫孔上之LGA結構，以令該導電貫 孔與導電墊間的訊號傳輸路徑減至最小；如第ια、ΐβ圖 所不，該基板之芯層1〇 (c〇re)上係開設有導電貫孔^，而 該基板底面上位於導電貫孔u周圍之位置係形成有一預 定没置導電墊或銲球的銲墊12，該銲墊12係為一金屬銅 層，且其表面係電鍍有鎳/金(Ni/Au)層，同時，該基板底 面係再敷設有一拒銲劑層13 (Solder Mask)，並令該拒銲劑 6 18007(修正本) 1270189 層13形成一開口 14以外露出該鮮墊12與録塾12中央的 導電貫孔11。 惟’此一設計雖可大幅縮短訊號之傳遞路徑，卻也將 於銲錫製程（Solder Joint)中產生嚴重的良率問題；此因該 雀干墊12之表面係鑛有可令銲錫濕化Wettable)的鎳/ 金層，故而將可令銲料25 (Solder)充分附著於該銲墊12 上，並於迴銲（Reflow)後形成所需的導電墊或銲球；然而， 在前述之習知設計中，該銲墊12中係具有一導電貫孔u， 而该導電貫孔11中係填充有難令銲錫濕化（s〇lder Non-wettable)的樹脂材料，因此，當銲料25銲接於該銲墊 1^2上時，該銲料25將如第2圖所示，而難以充分濕化附 著於该銲墊12上，並將於該導電貫孔u上方形成一氣洞 20 (Air Trap) ’導致氣體殘留於該氣洞2〇中。 因此，當操作者升溫而進行後續迴銲製程時，該氣洞 2〇中之氣體將膨脹而造成氣洞2()之爆裂，導致氣爆 (P〇P_)現象’破壞該㈣25，而影響其所形成的連接鳄 ei Joint)之品質，特別係對lGA封裝件而言，由 於其鲜塾12上之銲料25敷設量較BGA封裝件為少，故 而該氣爆現象所造叙料將更為嚴重。 Ί為解决此問題’美國專利第6，191，477號案與第 計二提出另一電性連接設計，其係將導電墊詞 中出：，如S近=以避免該導一 與導惟，此結構中導電塾 1隔有一距肖隹，因此，對例如RF產^ 18007(修正本) 7 1270189 1 麵 等门^封衣件而:，其訊號傳輪路徑即屬過長，而將於 = = 過多.訊’影響訊號品質’故而仍無法符合市 =上所述，即知，對高頻半導體封裝件而言， 與導電貫孔間之位置關係，以同時兼顧銲料之氣 :一傳輸品質，似為今日亟待解決之兩= 【發明内容】 但因此’有ϋ於前述及其他缺點，本發明之主要目的 於k供一種可提高電性連接口皙 與其承載件。^ 生連接⑽貝之+導體封襄件及其製法 本么明之又-目的在於提供一種不致、 而爆裂的半導體㈣件及其製法與其承載件。 ❹ 的半：i二：s的在於提供-種可縮短訊號傳輪路徑 的+V肢封衣件及其製法與其承载件。 ”成上述及其他目的’本發明所提出之半導體封裝 牛yo括.承载件，該承载件包含有一具第一表面與相 對弟二表面之芯層，且該第一表面與第二表面間設有多數 f貫孔（vla)’其中’㈣二表面上係形成有多數銲墊 fad)’且每—銲墊均與其對應之導電貫孔電性連接，並令 多導书貝孔口p伤位於該銲墊之邊界線内，部份位於該薛塾 之邊界線外：接置且電性連接至該第一表面的晶片；形成 於該第-表面以包覆該晶片的封裝膠體；以及設置於該第 二表面之銲墊上的多數連接銲點。 18007(修正本） 8 1270189 前述之半導體封裝件製法， 該承載件係包含有一具第—表面與第二承載件， 且該第-表面與第二表面間設有多數表面之芯層， 該第-矣 數$電貫孔（Via)，並於 昂一表面上形成多數銲墊（pa =線内’部份位於該銲墊之邊界 琶性連接至該第—表面上；於 將/日片接置且 體，以包覆誃a H .、 ' 表面上形成一封裝膠 銲點。Μ曰，以及於該第二表面之鋅墊上設置連接 表面Π對=提出之承载件，係包括:具有-第-間設有= 且該第-表面似 該第二表面 接’並令該導電貫孔部份銲::二::孔電性連 於該鮮墊之邊界線外。 I墊之’部份位 狀因此’猎由本發明令導電貫孔緊鄰銲墊邊緣之一十 將可於銲錫製程時，令該銲料*化而完全附二 面上，進而可办入从，* j有瓦^知墊表 成氣孔，既不致出現如習知般的氣爆現二 的連接銲點與導電貫孔間之距離極為接近， 領 品的訊號品質，充分解決了習知上的兩難問題。 【實施方式】 …以下^由#疋的具體實例說明本發明之實施方 熟悉此技藝之人士可由i % gS t 、 式， 由本5兄明書所揭示之内容輕易地瞭解 9 18007(修正本） 1270189 本，明之其他優點與功效。本發明亦可藉由其他不同的具 體實例加以施行或應用，本說明書中的各項細節亦可基於 不同觀點與應用，在不脖離本發明之精神下進行各種 與變更。 M — f施例： —第4A、4B圖所不即為本發明所提出之承載件的第一 實施例示意圖，該承載件係為—基板，且該基板之芯層％ 係具有一第一表面30a與相對之第二表面3〇b，且該第一 表面^與第二表面规間設有多數導電貫孔31(Via) ; 其中’該第一表面30a係為用以承載晶片之表面，而該第 二表面30b則為用以與外界電性連接之表面。 "同時’該第-表面3〇a與第二表面鳥上係均佈設有 ^跡線層（TraCe)3〇C ’該導電跡線層3〇c之端點係被定義 為夕數銲墊32 (Pad)，第一表面施之輝塾（未圖示）係 用以與晶片電性連接，而笛— 、 „L /c 接而弟—表面30b之銲墊32則係甩以 :、干_ (s〇1der)以製成如導電墊（Land)或鲜球_如 Ball)之連接銲點。 本&月之4寸敛即在該第二表面30b上之銲墊32與導電 貝孔”的位置設計，其係如第4A、4B圖所示，令每一： 墊32均與其對廊之導帝| 、’ ¥电貝孔31電性連接，且令該導電貫 孔3 1部份位於該銲墊μ之、真R始 、 2之达界線内，部份位於該銲墊32 之攻，丨線外，亦即，令該導兩發 ¥电貝孔31形成於該銲墊32之 邊緣上’此時’當該承載 戰仟上设敷δ又拒鋅劑層33而包覆該 I 32日寸，该拒銲劑層33將形成多數開口 Μ以外露出該 1〇 18007(修正本） 1270189 銲墊32,而位於該銲墊32邊緣的導電貫孔^將如第 圖所示部份露出該拒銲劑層33之開口 34中，並部份受該 拒銲劑層33之覆蓋。 因此，藉由此一設計，當操作者進行如第5圖所示之 銲錫製程，而於該銲墊32上設置—銲料55並形成連接鲜 點（Solder J〇int)時，由於該銲墊32表面上係形成有可 令録錫濕化（wettable)之鎳/金層，㈣導電貫孔Μ中則 填充有無法銲料濕化（nGn_wettaMe)的樹脂材料，故而， 於迴銲時，該銲料55將濕化而融熔於該銲墊32表面上， ==濕化的導電貫孔31之方向前進（如箭頭所示)， 直=枓完全祕於銲墊32上並於該導電貫孔Η區域上 形=乱孔50。而由於該導電貫孔31係設計於該錦㈣ 之，緣’故該氣孔5〇亦將形成於該鲜料Μ之邊緣 使該氣孔50中之氣I#彳旱^^ p < 排出（P-Λ 程時自該鮮料55之邊緣 出（如則頭S所示）；因而不致出現如習知般 象，導致導電墊或鲜球之破壞；同時，由於電^見 ::於該銲墊32之邊緣，故而成形後的導電墊或銲= 的兼顧㈣產品的訊號品f，充分解決了習知上 復包載件所製得之半導體封裝件(未圖示) 以及表面3〜上的晶片， 此時，令日片2表面施上以包覆該晶片的封裝膠體’· 口只日日片上之訊號即可傳輸至該芯層之第—表面 18007(修正本） 11 1270189 30a，並藉該芯層之導電貫孔31而 一 上緊鄰導電貫孔31的輝墊32，一表面3〇b 形成的導電墊或鐸球而傳輪至外界。错由母-銲墊32上所 本實施例之晶片係藉由銲線 ^ 一表面30a Γ去岡_、办 (Wlre)而電性連接至該第 方式（未H _ / 惟本發明亦可採用覆晶（FHP Chip) 方式（未圖不）以電性連接該晶片與承载件。 *因此，本發明之半導體封裝件的製法即包括： -相二該承载件係包含有-具第-表面施 2 之芯層3〇，且該第-表面1與第二 表面30b間设有多數導電 上形成多數鮮墊32 (pad)，且每二於;^二表面遍 電貫孔31電性連接，並…、對應之導 32 ^ ^ w λ. βπ ¥私貝孔31部份位於該銲墊 =:部份位於該銲墊32之邊界線外；於該第 糾口 二表面烏上形成拒銲劑層33,並形成多 的i電貫ΓΓΓ、該銲墊32與位於該銲墊32之邊界線内 第一°°域，接著，將—晶片接置且電性連接至該 弟 表面30a上，祐协兮铱 主 以包覆哼曰#.^ ' 形成一封裝膠體 匕後》亥日日片，取後，於該第二表面30b之銲墊32 多―數導電墊或料，此即完纽半導體封裝件之製程Γ 差^實施你 士發明之弟二實施例係如第6A、6B圖所示，其特徵 ά第-貫施例相同’使該第二表面跡上的每—焊塾^ :與其對應之導電貫孔31電性連接，且令該導電貫孔31 部份位於該銲墊32之邊I㈣，部份位於輯墊32之邊 18007(修正本) 12 1 * 1270189
界線外，亦即，令該莫帝I ，迅貝孔31形成於該銲墊32之邊緣 上，冋日可，本實施例盥兮笙 ^ 此』 、4昂一貫施例之差異在於，當誃是 载件上復敷設拒銲劑層33 ^ ^ 人 μ 而包復该知墊32時，該拒銲劑 "^ 幵口 34將僅外露出該銲墊32,而完全覆蓋 位於該銲墊32邊緣的導電貫 ,^ 凰 哕婁+吾了丨”— 包貝孔3卜如弟6A圖所示，俾使 包二1元全不露出於該拒銲劑層33開口 34中。 此苐二實施例亦具有盘篦—麻 杏 - ”弟貝轭例相同之功效，此因 -呆-$打如第7圖所示之銲錫製程而於該銲墊以上設 置鲜料55時，由於該拒銲劑層％開口 ％中僅有該鋒塾 2 ’而無該導電貫孔31之外露區域，故而該銲料55將、、晶 化而完全融熔附著於該銲墊32表面上，而不致於該鲜塾、 32,面形成任何氣孔，既不致出現如習知般的氣爆現象， 同時，由於該導電貫孔31 /亦係位於該銲整32之邊緣，故 而成形後的導電墊或鋅球與導電貫孔31間之距離將極為 接近，致使其訊號傳輪路徑亦不致過長，以兼顧高頻產品 的汛號品質，充分解決了習知上的兩難問題。 以上所述僅為本發明之較佳實施方式而已，並非用以 限疋本發明之範圍，亦即，本發明事實上仍可做其他改變， 因此，舉凡熟習該項技術者在未脫離本發明所揭示之精神 與技術思想下所完成之一切等效修飾或改變，仍應由後述 之申請專利範圍所涵蓋。 【圖式簡單説明】 第1A及1B圖係美國專利第5,796，163號案所揭示之 承載件示意圖； 18007(修正本） 13 1270189 第2圖係第1A、1B圖所揭示之 現氣洞之剖視圖； 戰件於迴銲製程出 第3A及3B圖係另一習知承戴件示音圖. 第，及4B圖係本發明第一載亍 Ϊ 發明第一實施例於迴銲製程之^^圖 以及弟6M6B圖係本發明第：實施例之承載件示意圖; 第7圖係本發明第二實施例於迴銲製程之示意圖。 【主要元件符號說明】 10 芯層 11 導電貫孔 12 銲墊 13 拒銲劑層 14 開口 20 氣孔 25 銲料 30 芯層 30a第一表面 30b第二表面 30c 導電跡線層 31 導電貫孔 32 銲墊 33 拒鮮劑層 34 開口 5〇 氣孔 5 5 焊料 18007(修正本) 14

Claims (1)

1270189 十、申請專利範圍： i一種半導體封袭件，係包括： 承载件，係包含有一 芯層，且兮第一矣 面與相對第二表面之 叫其中，該第二表面上係形成有==二孔 銲墊均與其制之導t貫孔㈣ 邊界線外； 〒塾之政界線内，部份位於該銲墊之 曰曰片，係接置且電性連接至該第—表面. 以及封褒膠體，係形成於該第一表面以包覆該晶片； 夕數連接銲點，係形成於一 2+如申請專利範圍第,項之半=接 3 =於形成過程中係不與該導電貫孔接觸 連接 .如申請專利範圍第i項之半導體 銲點於設置其中’該連接 該拒鋒劑層’其係形成多數開口以分別外露出 5· ^申請專利範圍第4項之半導體封 制層係完全覆蓋住該導電貫孔。 ，、中该拒知 I::::圍第4項之半導體封裝件，其中，該㈣ 二=盍住該導電貫孔’以令部份位於該銲塾之 义"、、泉内的導電貫孔亦外露出該開口。 18007(修正本) 15 1270189 7.，申請專利範圍第〗項之半導體封 鲜點係為導電墊(Land)。 、、巾，該連接 .D申請專利範圍第1項之半導體封裝 銲點係為銲球（Solder Ball)。 〃巾’錢接 .如申請專利範圍第i項之半導體 銲點係為—銲料。 衣件其中，該連接 10.如申請專利範圍第丨項之半 之表面係形成有鎳/金（Ni/Au)層。衣件其中，該鮮塾 η·:Γ:專利範圍第1項之半導體封襄件，其中，刪 貝孔内係填充有樹脂材料。 甲该泠电 .如申明專利範圍帛i項之半導體封 件係為一基板。 /、中，该承载 13.如申請專利範圍第j項之半導體封裝件，， 係以銲線(Wire Bonding)方式電性連接至兮第:曰曰 如申請專利項之半導體封裝件;二=°片 係以覆晶（Flip Chip)方式電性連接至該第—表面。 15. —種半導體封裝件製法，係包括： 製備一承載件，該承載件係包含有一具第—表面盘 相對弟二表面之芯層，且該第一表面與第二表面_ 多數導電貫孔（Via)，並於該第二表面上形成多數鋅墊 (Pad) ’且每-銲㈣與其對應之導電貫孔電性連接，並 令該導電貫孔部份位於該鐸墊之邊界線内，部份位於談 銲墊之邊界線外，· 將一晶片接置且電性連接至該第一表面上； 18007(修正本) 16 1270189 以及 於該第一表而μ jx·/ ju、. 上形成一封裝膠體，以包覆該晶片； 於该第二表面之銲墊上形成 16·如申請專利範圍筮s 免按U ^ 5項之半導體封裝件製法，其中， 口亥連接銲點於形成過 17如由^奎μ» 缸T係不與该導電贫孔接觸。 第15項之半導體封裝件製法，其中， '、干點於设置過程中係僅部份與該導電貫孔接觸。 該f、、丄: 半導體封裝件製法，其中， 形成銲墊後敷設—拒銲劑一 ::形成多數開口以分別外露出該多。 19. 口申請專利範圍第18項之半導體封裝 _劑層係完全覆蓋住該導電貫孔。 ，、中 1如申料利_第18項之半導體封裝 該拒銲劑層係部份覆蓋住該導電貫孔，以中， 一墊之邊界線内的導電貫孔亦外露出該開口。 21.如申請專利範圍第15項之半導體封震 ， 該連接銲點係為導電墊（Land)。 彳 玟如申請專利範圍第15項之半導體封裝件製法， 該連接銲點係為銲球（Solder Ball)。 23.如申請專利範圍第i 5項之半導體封裝件製法， 其中 其中 该連接銲點係為一鲜料 其中 24.如申請專利範圍第15項之半導體封裝件製法，其中 该銲墊之表面係形成有鎳/金（Ni/Au)層。 如申請專利範圍第15項之半導體封裝件製法，其中 18007(修正本) 17 1270189 該導電貫孔内係填充有樹脂材料。 =申請專·圍第15項之半導體封裝件製法， 该承載件係為一基板。 、 27=申請專利範圍第15項之半導體封裝件製法，盆中， =曰片係以銲線（Wire Bonding)方式電性連接至該 衣面。 28.如申請專利範圍第15項之半導體封襄件製法，盆中， =晶片係以覆晶（FlipChip)方式電性連接至該第;: 面。 29· 一種承载件，係包括： :層，係具有一第一表面與相對之第二表面，且該 弟一表面與第二表面間設有多數導電貫孔（via);以及 曰多數銲墊(Pad)，係形成於該第二表面上，— 鲜墊均與其對應之導電貫孔電性連接，八 I :份位於該焊塾之邊界線内，部份位於 如請專利範圍第29項之承载件，其中，該承载件復 ^ -拒銲劑層，該拒銲劑層係形成多 露出該多數銲墊。 刀乃卜 31^請專利範圍第3〇項之承載件，其中，該拒銲劑層 係元全覆蓋住該導電貫孔。 32=請專利範圍第3G項之μ件，其中，該拒鮮劑層 4邛份覆蓋住該導電貫孔，以令部 線内的導電貫孔亦外露出該開口。讀於該鲜塾之邊界 18007(修正本) 18 Ϊ270189 3一 ·如申請專利範圍第29項之承載件，其中 面係形成有鎳/金（Ni/Au)層。 34·如申請專利範圍第29項之承载件，其中 内係填充有樹脂材料。 35.如申請專利範圍第29項之承載件，其中 為一基板。 ’ 6亥鲜塾之表 ，該導電貫孔 ，該承載件係 19 18007(修正本) 1270189 七、指定代表圖： (一） 本案指定代表圖為：第（4B )圖。 (二） 本代表圖之元件代表符號簡單說明： 30 芯層 30a 第一表面 3 0 b 第二表面. 30c 導電跡線層 31 導電貫孔 32 銲墊 33 拒銲劑層 34 開口 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 本案無化學式。 18007(修正本)
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