TWI259468B - Nonvolatile memory cells with buried channel transistors - Google Patents

Nonvolatile memory cells with buried channel transistors Download PDF

Info

Publication number
TWI259468B
TWI259468B TW093121880A TW93121880A TWI259468B TW I259468 B TWI259468 B TW I259468B TW 093121880 A TW093121880 A TW 093121880A TW 93121880 A TW93121880 A TW 93121880A TW I259468 B TWI259468 B TW I259468B
Authority
TW
Taiwan
Prior art keywords
region
gate
channel
integrated circuit
layer
Prior art date
Application number
TW093121880A
Other languages
English (en)
Other versions
TW200504755A (en
Inventor
Yi Ding
Original Assignee
Mosel Vitelic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosel Vitelic Inc filed Critical Mosel Vitelic Inc
Publication of TW200504755A publication Critical patent/TW200504755A/zh
Application granted granted Critical
Publication of TWI259468B publication Critical patent/TWI259468B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

I 1259468 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】 請參照第1至4圖，其係圖解說明一快閃記憶體製程，其出自由 vanDuuren等人所著之，，一或二位元儲存之緻密的複晶矽化學機械研磨 (poly-CMP)肷入式快閃式記憶胞(embe(j(jed flash memory cell)”，刊登於 NVSMW (Non-Volatile Semiconductor Memory Workshop) 2003 研討會 _文集之弟73至74頁，該研討會舉辦於美國加州Monterey。製造穿 隧氧化層150、複晶石夕浮置閘極16〇、複晶石夕層間介電層ι64、控制閘 極170、以及氮化物覆蓋層172於一堆疊結構(浮置/控制閘極堆疊， FG/CG stack)中。該堆疊結構兩側形成TE〇s間隔物176。接著成長存 取閘極(access gate)所需的氧化層130。 於浮置/控制閘極堆疊結構上沉積一存取閘極(AG)複晶矽14〇。請 芩照第2圖。睛參照第3圖，以化學機械研磨法研磨該複晶石夕。再 參照第3、4圖，利用光阻173以圖案化該複晶石夕14〇來定義存取問極。 1259468 / 請參照第4圖，形成源級極區域174以完成單位元記憶胞1〇2。 如van Dimren等人之文中所述，該存取閘極14〇長度取決於罩幕 對'準“其在陣列中會造成奇偶字元線效應(〇dd-even word line effect)，，。 請參照第5圖，其係顯示兩個字元記憶胞11〇，其解釋於vanDuuren 等人之文中。浮置/控制閘極堆疊電晶體11〇L、n〇R共用同一存取閘 極H0。根據van Duuren等人之文章，記憶胞丨⑴之製程與上述之記 憶胞102 _，但記憶胞1HH系完全自對準形成，因此並不會有遮罩 對準失誤之敏感度的問題。 每一位元110L、110R能獨立於其他字元地程式化或抹除。位元能 藉由 F〇Wler-N〇rdheim(FN)穿透、源極端注入(s_e side injecti〇n，观） 方式進行程式化。上述於van Duuren等人之文中提到二位元胞之研 究，其中提到”具有18(M立元陣列之虛擬接地結構”。讀取、程式化(SSI) 以及抹除之電壓位元110R各別顯示如第6、7以及8圖。其中於讀取 以及私式化操作中(如第6'7圖），位元n〇L之控制閘極通過電壓(6 〇v) 需夠大，以忽略浮置閘極之狀態並導通相對應之浮置/控綱極電晶體。 1259468 4 s 圖之圮憶胞中，該浮置閘極電晶體(該浮置/控制閘極電晶 體)以及麵電晶體之通舰合併鱗—通道，該通道延伸於源極級極 區174之間。該長通道有利於記憶胞規模之放大(cell scalability)。 提供一種改良式記憶胞是渴望的。 【發明内容】 本即總結本發明之—些特徵，其他特徵於後續之小節中解說。本 發明由後附之中請專繼_定義並於此節巾併入參考。 一般而言，以增加記憶胞電流來加速記憶胞之操作(讀取或程式化） 速度疋渴差的。本發明的某些實施例提供增加流過存取閘極電晶體(於 下述中亦稱為選擇閘極電晶體)之電流的方法。 T所週知，右電晶體具有n+換雜複晶石夕閘極以及通道於近表面處 以P型雜質(例如：侧)反摻雜(c〇unterd〇ped)時，通常該p型金氧半電晶 體電流會增加。由於此P型金氧半電晶體其流經通道表面下之電流較 夕於ml經通道表面，因此稱為埋藏式通道電晶體。 該埋藏式P型金氧半電晶體之缺點為易受短通道效應影響。見出版於 1995 年之 Wolf 所著”silicon Processing for the VLSI Era，，之第 3 冊之第 1259468 288至3U頁’其於此併入參考。 發明人已觀察到若一記憶胞具有合併浮置閘極電晶體之通道以及 k擇電日日體之通道之_較長之通道，則短通道效應並不是個問題，如 此貝m藏式溝槽電晶體將成為增加電晶體電流之—種則人之方法。 雖上述所㈣之贿參考資料係針⑽型金氧半電晶體’當電 曰曰體為具有1>+軸_以及於近表面處被以n型㈣反摻雜 (ped)之1^區域之N型錢半電晶體時，相信亦可得到相似 的效應(一大電流驅動）。 本發明之其他特徵和伽料細制如下，本㈣由後附之申請 專利範圍所定義。 【實施方式】 本即所說明的實施例係解說但非限制本發明。本發明不受限於特 定的材料、製程步驟、或尺寸。本發明由後附之申請專利範圍所定義。 請參照第9圖’其係顯示根據本發明之一實施例之記憶體陣列之 仔此例中處β亥陣列具有4列及5攔，但任意數目之列與搁亦可。 第10Α圖則係該陣列之上視圖。第圖則係透視圖。每一記憶胞训 1259468 可具有與第5圖相同之結構，但亦可具有不同的結構(見例如：第3〇a 圖）。每-記憶胞110於每-選擇閘極14〇具有兩浮置/控制閑極堆疊。 導電的選擇閘極線140以及導電通的控制閘極線17〇沿γ方向(列的方 向)通過該記憶體_。每-列包括—條聊線⑽以及兩條控制 閘極線170。線140提供選擇閘極給該列之記憶胞。線17〇的其中之一 則提t、控制閘極給该列之位元HQL，而另-線17G則提供控制閘極給 位元110R。位元線18〇(以BL0至BL5標示之第〇至5列)沿X方向(欄 的方向)通行。位元線連接於區域174C(第1〇A圖)之對應源極/汲極區 Π4(位兀區），該區域174C以交叉圖示來表示。而浮置閘極16〇則以虛 線之交叉圖示標示於第10A圖中。該浮置閘極可完全自對準(例如以獨 立於微影對準而定義之），如下所述。 基材隔離溝槽220T沿著陣列之X方向通行。該溝槽220T中填充 介電質220(場隔離）。主動區222通行於介於溝槽220T間之陣列。於 母一冗憶胞之主動區222包括各自的記憶胞之主動區於一記憶攔中。 每一記憶胞之主動區包括記憶胞之源極/汲極區域174以及延伸於區域 174間的p型通道區域。 1259468 ;每搁巾每兩連績之記憶胞使其鄰接之源極/汲極d Π4合併 為單一鄰近區域(同樣以174編號）。每-W m 區於 每欄之兩故胞。於第i至4攔(除了第一及最後一攔外之每一搁) 中每源、極//及極區174連接至鄰接欄的源極/沒極區i ?4。該連接方 弋為可又曰的，例如·於第丨攔之源極/汲極區174連接至第0欄之源 極/汲極區174 ;於第1攔之下_個區域174連接至第2攔之區域174 ; 於第1攔之區域174連接至第〇攔之區域174，並依此類推。位元線 BL1(第1欄)則連接至第丨攔之區域174，而該第丨細彳與第〇欄連接； 位元線BL2(第2攔)則連接至第1攔之區域174，而該第1欄則與第2 搁連接，並依此類推。位元線BL0、BL5僅連接一欄。於某些實施例 中，此兩位元線會彼此短路。 凊蒼照第10A圖’每一攔之源極/汲極區174會被場隔離區22〇分 隔於鄰接欄之源極/汲極區174。 下述之一些圖示為製作記憶體過程中的過渡結構之垂直剖面圖。 於第10A圖中指出部分由線段χι_χι，、χ2-Χ2,、Y1-Y1，、Y2-Y2,圍 起之截面區域。該線段X1-X1’沿著X方向通行經過浮置閘極16〇(通過 1259468 主動區222)。該線段X2-X2’沿著X方向並於浮置閘極間通行(經過溝 槽220T)。該線段Y1-Y1，沿著Y方向延伸穿過選擇閘極線14〇。該線 段Y2-Y2’沿著Y方向通行經過控制閘極17〇以及浮置閘極16〇。 在一個實施例中，記憶體製作如下。先於P型摻雜基材120中利 用淺溝槽隔離技術(STI)形成基材隔離區220。第11圖(沿Y1_Y1，線段 之剖面圖)所示。每一區域220即為形成於溝槽220Τ中之介電質區域。 適合之淺溝槽隔離製程請參考由Tuan等人所發明並公告於2〇〇2年3 月12日的美國專利第6,355,524號、由YiDing所發明並於2002年1〇 月1日提出的美國專利申請案第10/262,785號以及由CHsia〇m發明並 於2002年10月7日提出的美國專利申請案第1〇/266,378號。其他淺 溝槽隔離或非淺溝槽隔離製程亦可使用。由於某些實施例之介電質22〇 為二氧化矽，因此於下述稱之為淺溝槽隔離氧化層(STI〇xide)。但本發 明並不限於這些實施例、或矽積體電路。 基材隔離區亦形成於記憶體之週邊區(未顯示於第11圖）。該週邊 區包括存取冗憶所需之電路系統㈣cu㈣，以及可包括無相關的電路 系統(該記憶體可嵌入較大的系統中）。 11
V V1259468 請參照第11圖，氧化層220突出於基材12〇上。該突出部分以22〇p 表示。於0.18微米之製程中(即最小線寬為〇18微米之製程），該部分 220P之示範性厚度約〇12微米。除非有其他的陳述，示範性尺寸於此 節中係假設為0.18微米製程。 於基材120中植入摻雜物以於記憶體陣列下方形成N型區6〇4。 於陣列周圍之基材120植入摻雜物以形成周圍N型之區域(未顯示）， 该區域自基材120上表面延伸至區域6〇4。該植入為記憶體陣列創造一 完整隔離之P型井120W。區域604未顯示於後續圖示中，而p型井 120W則簡略的以基材12〇表示。 於基材120之主動區中可進行離子植入步驟(“起始電壓調整植入，，） 以调整電晶體所需之起始電壓v〇itages)。於陣列中進行一 n 型植入（例如：砷）以減小選擇閘極電晶體之起始電壓(thresh〇1d voltages)。該植入會於基材12〇表面產生反摻雜區230。該區域230可 仍為P型，但於此區域中之淨P型淨摻雜濃度已減少。相信此選擇電 晶體(第5圖具有閘極140之電晶體)變成埋藏式通道電晶體而非表面通 道電晶體，且增加電晶體之電流。在某些實施例中，區域230深度為 12 1259468 0·05至0·1微米。在一些實施例中，深度則不大於〇·2微米，如見出版 於 1995 年之 Wolf 所著”Silicon Processing for the VLSI Era，，之第 3 版之 第288至311頁有關埋藏式通道PM0S電晶體之解說並併於此參考。 其他深度亦是可能的。該區域230之深度為淨N型摻雜濃度到達最小 之深度。 於基材120露出之區域熱成長二氧化石夕層13〇(第12八圖，沿 Y1-Y1，切線剖面圖，以及第12B圖，週邊區)以提供閘極介電層給記憶 體陣列區的選擇閘極以及週邊區的電晶體。該陣列區之氧化層13〇之 不耗性厚度約12〇埃。-般而言，該氧化層厚度取決於記憶體操作時 之氧化層130被設計於承受之最大賴。#氧化層13()成長時或成長 後，可進行一氮化步驟以防止_浮置閘極觸擴散至基材⑽中。 在-個示於第12B圖之例子中，該周邊區包括—高電壓電晶體區 512H以及一低電壓電晶體區512L。於整面晶圓上熱成長一厚度約㈨ 埃之氧化層130。利用罩幕蝴移除低電壓區5此之氧化層。於晶圓 上之區域512L重新氧化以再成長一厚度約6〇埃之二氧化石夕層。在此 步驟之過程中’以使該記憶體陣列區以及高電屬區乂扭之氧化層厚 13 Ϊ259468 度，由60埃增至120埃。 因此，陣列區以及高電壓週邊區512ί1之氧化層130係同時由兩步 驟之氧化形成。所有區域512L與陣列區以及區域512H之部分氧化層 U0係由第二驟之氧化同時形成的。 請參照第13A圖（沿γι_Υ1，切線剖面圖）以及第13B圖(週邊區）， 於結構上以順形的沉積製程(例如：低壓化學氣相沉積，LPCVD)形成 一本質複晶矽層140。該複晶矽層14〇更填充於記憶體陣列區之氧化層 突起物22〇P_空隙巾。上複晶絲面是平坦的，因為沉積於突起物 之側壁220P上之複晶石夕部分係相遇的。 第13B圖可代表低電壓或高電壓電晶體區。於某些實施例中，會 有具兩個社之不同閘極氧化層厚度的週邊區，而第i3b圖可代表任 意之該些區域。 複晶石夕層H0覆蓋邊區中介於基材12()以及場氧化層22〇間之 區域120ι(帛13B圖）。複晶碎層14()可保護該區氧化層⑽（於在後續 裝粒中$成溝槽（猶如打關夫球時被削去的草皮，，）。利用該複晶石夕 140 ^/成週邊區電日日體閘極。電晶體閘極下之溝槽區域a⑴之溝槽是 14 1259468 非期望的，因為其會弱化電晶體特性。 層H0亦可由已知或將被發明的非順形的沉積製程形成。若複晶 石夕層140之上表面為非平坦，相信可利用已知技術進行複晶石夕層14〇 平坦化(例如：化學賴研絲或先於複晶销⑽表破塗一光阻 層再同日守以相同|虫刻速率同步地餘刻該光阻以及複晶石夕至所有之光 阻移除為止）。该複晶秒刚之底部表面當其隨著該氧化層突起物纖 上下起伏並非平坦。 於主動區上之複晶韻14〇之示範性最終厚度約為016微米。
遮蔽週邊區，並以P+掺雜鱗舰上之複㈣140。而週邊區複 晶石夕140則不摻雜mTR”，即本f的），週邊電晶體閘極於後續在 摻雜’於NMOS閘極摻雜讲而於觸8間極推雜p+，以於週邊區製 有適田起始電壓之表面通道電晶體。本發明不限於表面通道電晶 可於沉積後或於沉積的同 體或任何週邊製程。特別是整個複晶石夕 140 時摻雜N+或p+。 利用化學氣相沉積法(四乙氧基魏)或其他製程方式 ，於複晶矽層 積Tfel·生厚度約埃之二氧化石夕層⑽。層_亦可為氮 15 1259468 化石夕層、氮氧化石夕層或其他材料。層議須具有足夠之厚度以抵擔後 續之氧化雜刻步驟(特別是下述中有關第胤圖之淺溝槽隔離氧化層 220之侧)並保護選擇閘極14()於後續續摻雜步驟中不被反換雜。 於某些實施例中，該複晶石夕層14〇及/或氧化層81〇之上表面為非 平坦。 於晶圓上塗佈-光阻層82〇。請參照第14A圖，其係顯示沿XU 馨 線段之剖面圖，以及第14Β圖係顯示週邊區(第ΐ4β圖僅顯示主動區而 非場氧化層22G)。圖案化該光阻層_以定義出選擇閘極線刚。週邊 區由光阻«之。記憶體_幾何對罩幕㈣以及定義隔離溝槽 220T(如第10A、應圖所示)之罩幕間之對不準並不敏感，除非在記憶 體陣列區邊界才有可能敏感。 參 紅由光阻開口侧二氧化石夕層81〇。移除光阻、以及細被氧化層 81〇所路出之複晶石夕14〇。接著將露出之氧化層13〇移除。(在另個實施 例中光阻820被移除於複晶石夕14〇和或氧化物13〇之磁⑻結果形 成選擇線⑽。每-選擇· 14G將控制基材丨财記憶胞通· · 底部的導m。第15圖係於_區之結果結構之透麵。 ‘ 16 1259468 複晶矽140之蝕刻能為一完美地非等向性之垂直蝕刻。二選其一 地，該蝕刻亦可有一水平分量以減小選擇閘極線140(該寬度Ls係選擇 閘極電晶體之通道長度)之寬度Ls(如第14A圖所示）。於一個實施例 中，首先進行一完美的垂直蝕刻以移除層140之露出部分，再進行等 向蝕刻以減小寬度Ls。 於另一實施例中，進行一或多個如上所述之蝕刻步驟以形成線 140。接著氧化該線140之側壁。於該步驟亦同時氧化基材12〇。結果 減小選擇閘極線之寬度Ls。接著移除氧化層。 藉由水平蝕刻該層810亦能減小寬度Ls。若層810為氮氧化矽層 時’乾钱刻具有一水平分量以圖案化該層。 於另一實施例中，選擇閘極線之側壁會與氧氣之外之其他物質反 應並形成反應產物於側壁上。該反應產物亦會接著移除。 因此該線140能較窄於最小的微影線之寬度。記憶體之封裝密度 因而增加 如第16圖所示(沿X1_X1，線段之别面圖），氧化此結構以於陣列區 之基材120上以及複晶矽閘極14〇之側壁成長二氧化矽層15〇。氧化層 17 1259468 150係做為基材120上之通道氧化層，並提供側壁絕緣於選擇閘極。該 氧化物之厚度取決於摻雜物以及摻雜濃度。於某些實施例中，基材12〇 上氧化層150之厚度約60至100埃，而選擇閘極側壁上的氧化層厚度 則約300埃。而週邊區亦由氧化層810(第13B圖）覆蓋，並在此步驟中 實質上維持不變。若浮置閘極摻雜硼時，氧化層15〇能被氮化以避免 硼由浮置閘極160擴散至基材12〇中。在正被解說之實施例中，浮置 閘極將被娜P+贿善龍延遲咖(由於p+摻雜減㈣一高功函 數材料，E1此可改善資料延遲效應。見公告於細年2月u日由Fazio 等人發明之美國專利第6518618號）。
於氧化層130自浮置/控制閘 若需要，能對陣列區進行一額外的起始電壓調整植入以調整該浮 置閘極電晶體(浮置/控制開極電晶體)之起始電壓。該植入可於形成氧 化層150前或後進行。在-個實施例中， HA圖)之複晶矽140蝕刻 可為增進式或空乏式電晶體。 於該結構上_⑽如：健化錢她積法)浮置雜複晶石夕層 所示），並且於沉積時或之後摻 極通道區移除前之_定義該選擇閘極(第 後，進仃植入步驟。該浮置閘極電晶體 副(如第17圖沿X1_X1，線段之剖面圖 18 1259468 雜p+。複晶矽層160係足夠厚以確保其上表面係於整個晶圓上至少等 咼於氧化層810之上表面。於第17圖之實施例中，由於順形的沉積至 大於兩鄰接之選擇閘極線14〇距離之一半之厚度，因此層之上 表面為平坦的。在一個實施例中，選擇閘極線14G之間距為〇·8微米， 而複晶矽160之厚度則大於〇·4微米。 若複曰曰矽160之上表面為非平坦時，則利用化學機械研磨法或適 當之餘刻法進行平坦化。 於平坦化錢(若轉）’層⑽在無鮮τ被钉働卜祕刻終 點係當STI氧化層220變成曝露時。請參照第18 _(沿χμχι，線段之 剖面圖），其係顯示触刻至露出氧化層⑽時之過渡態。於此狀態下， 層160已由週邊區移除’故週邊區變為如第13Β圖所示。侧停止點 為當氧化層22〇露出時。若層⑽為氮氧化销氮化辦，該蚀刻停 止點係充分絲的，而若層810為二氧化秒層時，偵測出氧化層挪 之露出亦是可能的。二者擇-地’該_可程式化為—時間模式钱刻， 以於層810露出後繼續一段預設的時間。 請參照第隱圖(沿Χ1·Χ1，線段之剖面圖)以及第ΐ9β圖(沿γ2_γ2. 19 1259468 線段之剖關），其軸示於陣顺之複晶_麟點。該複晶石夕已自 氧化層220之上表面移除。在一些實施例中，層勘之最終厚度約· 埃。而該蝕刻對氧化層810具有選擇性。 可選擇地，進行氧化層220之時間模式侧以使氧化層22〇之上 表面凹陷而低於複晶矽層⑽表面。請參照第胤圖(沿γ2_γ2，線段 之剖面圖)以及第20Β圖(陣列區之透視圖）。舰刻可改善浮置以及控 制閘極之間的電容耗合。見於上述之美國專利第6,355,524號。於第嫩 以及20Β之實施例中，氧化層22〇繼續突出於基材12〇之上表面約〇_ i 微米。於其他實施例中，氧化層22G於侧後亦可不突出於基材i2〇 上方(於侧後’氧化層220之上表面與基材之上表面係共水平面的）。 同上所述，層810須具有足夠之厚度以抵播此侧。 於此結構上形成-QNO層164(第21A圖，沿χι_χι，線段之剖面 圖’以及第21Β圖，週邊區）。於〇Ν〇層164上沉積一控制閘極複晶 石夕層170並於沉積過程中或後進行摻雜。於此實施例中，層17〇推雜 Ν+’而於其他實施例中亦可摻雜ρ+。而層17〇亦可為金屬、金屬石夕化 物或其他導電材料。 20 1259468 陣列區之複晶矽層170之上表面為非平坦的。層no具有於選擇 閘極線140上方之突出部170.1。而凹陷部HOC形成於後續位元線區 域174位置之上方介於突出部no」間之層17〇。該突出部17〇1將用 以定義浮置以及控制閘極間之重疊，而不需額外之微影對準製程。 請參照第22圖（沿X1-X1，線段之剖面圖），此結構上沉積一層 1710,以及在無遮罩下蝕刻層1710以露出複晶矽層17〇。層171〇填充 凹陷170C。當蝕刻陣列區之層1710時，週邊區之層171〇亦會被移除， 因此週邊區如第21B圖所示。於一實施例中，層171〇係氮化矽，其被 沉積以得到平坦之上表面或於姓刻過程中被平坦化。 在無遮罩下餘刻複晶石夕層17〇。請參照第23A圖(沿χΐ-χι，線段之 剖面圖）以及苐23B圖(週邊區）。此餘刻攻擊複晶石夕層之突出部17〇1 而露出ΟΝΟ層164。複晶矽層170於選擇閘極線140上方變成斷裂。 換句話說，複晶矽層蝕刻於每一選擇閘極線14〇上方之複晶矽層口〇 處創造一缺口 170G(—通孔）。於第23Α圖之實施例中，其蝕刻終點係 ΟΝΟ層164之露出。於其他實施例中，在露出〇1^〇層164後繼續蝕 刻。無論為何種案例，對於複晶矽層蝕刻之結果，複晶矽17〇會於選 21 1259468 擇閘極140附近露出’但部份之複晶石夕層170則會被氮化層i7i〇覆蓋。 鄰接於缺口 170G的複晶矽層170之露出部分之寬度W1將以如下所述 之自對準方式定義出控制以及浮置閘極之寬度。 於某些實施例，複晶矽層170之最小厚度(於缺口 17〇G附近處)為 〇·18微米，而線寬亦為0.18微米。 在第23A圖之實施例中，複晶矽170蝕刻對氮化層171〇具有選擇 性。於其他實施例，該蝕刻對氮化層無選擇性，而氮化層171〇以與複 晶矽蝕刻相同的速率蝕刻。該蝕刻會停止於〇N〇層164之上氧化次 層。該蝕刻可以化學機械研磨法代替。於某些實施例中，姓刻或化學 機械研磨移除於選擇閘極14〇上部份或所有之〇N〇層164並露出氧化 層_。無論柄縣例，對雜刻或化學賊補製程之結果，複晶 石夕Π0路出於選擇閘極之附近處而一些複晶石夕17〇則被氮化層所 覆盖。露出之複晶石夕部分之寬度W1將定義如下所述之控制及浮置閘 極之寬度。 請參照第24 _〇^xl_xl，線段之剖面圖），於鄰近於缺口 17〇〇處 、，、蔓層以保護選擇閘極140周圍之複晶石夕170。於一實施 22 1259468 例中，該層觸可為_熱氧化層no所形成之：氧切層。氧化層 1910之不祕厚度約5〇〇埃。|测亦能為利用選擇性地於複晶石夕 上^/成夕化物之技術(自行對準石夕化物)所產生之導電金屬石夕化物。 於另-實施财’層191G職沉積於整個晶圓上再侧化學機械研磨 移除於層之上表面的部分。詳見中請於湖年3月19號由灿呢 等人發明之關專利中請案第卿3,2丨2號，並併於此為參考。 於對氧化層1910有選擇性下，移除(例如：濕姓刻)氮化層⑺〇。 其結果結構示於第25圖(沿X1-X1，線段之剖面圖）。週邊區保持如第 23B圖所示。 利用氧化層1910為罩幕，蝕刻複晶矽層17〇、〇N〇層164、以及 複晶石夕層160。其結果之結構如第26A圖(沿χι_χι，線段之剖面圖)以 及第26Β目(週邊區)所示。於某些實施例中，層17〇、編之餘刻係非 等向性的’而0Ν0層164之侧為非等向性或等向性的。該⑽^ 刻可移除選擇閘極⑽上方之〇Ν〇㉟164，以及亦可移除部分之氧化 層1910及/或氧化層810。 在每一浮置閘極/控制閘極之堆疊中，浮置閘極16〇與控制閘極口〇 23 1259468 起才工制5己丨思胞通道區域之位於下方部分。 於曰曰圓上械-光阻層(未顯示)並随化之以覆蓋陣顺並露出 完整之週邊區。接著_除去週邊區之氧化層⑽㈣細圖卜 移除覆蓋於陣列區之光阻，並形成另一光阻層(未顯示)以覆蓋陣列 區以及定義週邊區電晶體閘極。_移除光阻層所露出之複晶石夕層 140 〇 移除光阻於晶圓上覆蓋一光阻層272〇(如第27B圖，周邊區）。圖 案化該光阻以露出完整之陣列區(如第27A圖，沿χι_χι，線段之剖面 圖）以及亦露出周邊區之NM0S電晶體區。第27β圖顯示周邊區之 NMOS電晶體區512Ν，其具有ρ井2724ρ，以及周邊區之顧⑽電晶 體區512Ρ，其具有Ν井2724Ν。該井於氧化層13Q形成前定義完成。 積體電路中具有許多區域512N、512P。光阻層272〇覆蓋於pM〇s電 晶體區512P上。進行一 ν型植人(N_)，而於週邊區NM〇s源極/汲極 區2730N(如第27B圖）中形成輕摻雜汲極(LDD)延伸。此植入亦摻雜週 邊NMOS電晶體閘極14〇。此外，該植入亦摻雜了位元區174(如第27a 圖）。 24 1259468 於某些實施财，絲272〇並猶出記憶斷_，且於該步驟 中不摻雜位元線區。 移除光阻2720，並形成另-雜層282()(如帛％ ^ 蓋NMOS週邊電晶體512N以及記憶體陣列。進行一 p型植入(p_)，以 於PMOS源極/汲極區2730P中形成輕摻雜汲極(ldd)延伸，並換雜週 邊區PMOS電晶體閘極。 移除光阻2820。_快速熱氧化製程(㈣)於之層⑽、16〇、⑺ 之露出之絲面上成長_薄的二氧切層測(如第29A圖，沿χι_χι， 線段之剖面圖，以及第29Β圖，週邊區）。亦能·化學氣概積法(例 如/儿積四乙乳基石夕烧）、高溫氧化步驟(_或其他已知或待發明之 適當技術。這純術可於整她構為非僅財基材表面上形成氧化 層29〇4。氧化層29〇4之示範性厚度約卿埃。 積氮化石夕層291〇至示範性厚度約湖至_埃。於無遮罩下 '° 層2910以於閘極結構上形成側壁間隔物。氣化石夕侧 χ 〇 «移除陣列區之部份氧化層⑽(第ΜΑ圖）。若於整個結構 上"L積（例如··利用τ 、化學氣相沉積法或快速熱氧化法)氧化層 25 1259468 2904 ’則該氧化層2904會於蝕刻氮化層時保護該基材120。 接著’進行N+及P+植入以於週邊電晶體以及位元區174產生源 極Λ及極結構。特別是，周邊PM〇s電晶體區512P以光阻遮罩(未顯示）， 且進行Ν+植入以形成位元區ι74之源極/汲極結構及週邊區NM〇s電 晶體’並增加周邊NMOS閘極140之摻雜濃度。由於浮置閘極、控制 閘極、選擇閘極以及覆蓋層遮住此植入，因此，於陣列區中額外之遮 罩是不需要的。 移除光阻。再以光阻(未顯示)遮住陣列以及週邊NM〇s電晶體區 512N，以及進行P+植入以於週邊pM〇s電晶體形成源極/汲極結構， 並增加PMOS電晶體閘極140之摻雜濃度。 移除光阻層。進行一二氧化矽蝕刻以移除氧化層191〇及露出控制 閘極線170(第30A圖，沿Xl-χΐ’線段之剖面圖）。該钱刻亦會移除陣 列區之位元線區174上之露出部分的氧化物15〇、週邊區(第3〇b圖） 之源極/汲極區2730N、2730P上之露出部分的氧化層13〇，以及週邊電 晶體閘極上之氧化層2904。 於控制閘極線170、位元線區174、週邊電晶體閘極14〇以及周邊 26 1259468 ' 273GP之露㈣絲社棚自行對準金屬石夕化 物(salicide)製程’形成一導電的金屬石夕化物層观〇。該金屬石夕化過程 涉及/儿積金屬層、加熱該結構以使金屬與教應、以及移除未反應之 金屬。之後可進行-回火製程或任何已知或待發明之適當製程來改善 石夕化物特性(例如：增加導電性）。而金屬層包括鈦、銘、鎳或其他已知 或待U之導電材料。其亦可利用一已知或待發明之非石夕化物選擇性 沉積技術，選擇性地於露出之石夕表面上形成導電層测而不形成於非 矽表面上。矽化物2920較複晶矽17〇具有較低之電阻以及片電阻。 請參照上述且關連於第24圖，層191G能是由—金屬魏製程所 形成之一導電金屬矽化物。在此案例中，該層191〇不需移除。第3〇a 圖之金屬魏•物餘經魏位元輕174、周邊.14()以及周邊源極 /汲極區2730。 如第31A圖(沿X1-X1，線段之剖面圖）、第31B圖(陣列邊界或無浮 置閘極之陣列溝槽），以及第31C圖以及第31D圖(週邊區)所示，於晶 圓上沉積一層間介電層3204。第31C圖僅顯示NM0S電晶體區，而 PMOS區則與其相似。於介電層3204中蝕刻出一接觸開口以露出位元 27 1259468 線區174(第31A圖）、控制閘極，第31β圖）、週邊源極/汲極區 273〇N、OTOP(第3〇B、加圖)以及週邊閘極M〇(第仙圖)之石夕化表 面。石夕化物2920於餘刻過程中保護位元線區174以及源極/沒極區 2730。>儿積並圖案化導電層321〇(例如：金屬層）以連接矽化區。該圖 亦顯示於層3210沉積之前，—可選擇的金屬層迎(例如··鎢)被用於 填充接觸開口中。 在第31A圖之實施例中，於相互連接之鄰接之位元線區174間利 用金屬3210形成跨接線(如第9圖）。然後，沉積另一介電層323〇(未顯 示於第31B至31D圖），並於該層蝕刻出至跨接線321〇之接觸開口， 再沉積另一金屬層3240於上並圖案化之以形成位元線18〇。位元線經 由金屬3210所形成之跨接線3210連接位元線區174。於沉積金屬3240 如’填充可選擇的嫣插塞3250於層3240之開口中。 第31E圖(上視圖)係顯示於淺溝槽隔離氧化層220上之週邊電晶體 閘極140之延伸。該延伸能被製造以形成閘極接觸或為了其他功能之 用（例如：連接閘極至其他特徵）。基材12〇以及場氧化層220間之界面 處之區域120i係被保護，以避免凹陷之形成，因為利用第一複晶矽層 28 1259468 140形成閑極時。亦可參考第13B圖。第31E圖之電晶體能為一高電 壓電晶體(於第12B圖之區域512H)或低電壓電晶體(於區域512L)。 在第30A圖中，選擇閘極14〇之寬度以Ls顯示，而每一浮置閘極 160之寬度以£f顯示。浮置閘極寬度Lf利用自對準方法中之參數 W1(如第23A圖）而定義，因此Lf能小於最小微影線寬。Ls亦能小於 士上过且關連於弟14A圖戶斤示之最小微影線寬。而Ls能小於、等於或 大於Lf。 於記憶胞之每-位元，ONO層164形成一連續特徵其座落於各自 的子置閘極以及覆蓋於選擇閘極線14〇之側壁。該特徵延伸選擇間極 線140之全長(沿γ方向）。控制閘極17〇座落於〇N〇層164之連續特 徵上。覆蓋於選擇閘極線140之側壁之〇N〇層164部分分隔控制間極 170與選擇閘極14〇。 於-實施例中，記憶體製法之其他細節可詳見於Yi啊所發明之 於2003年3月19日提出的美國專利申請案第ι〇/393,2ΐ2號之，，非揮發 性記憶體極其製造方法，，，其併入於此為參考。 請參照第32圖，其係顯示陣列之另外佈局。在此，藉由基材12〇 29 1259468
以連接鄰接攔之源極/汲極區域174。每一鄰近之N+型區域174提供兩 源極/;及極區給兩鄰接攔之一，且亦提供兩源極/汲極區給另一鄰接 搁。於陣列之第一以及最後一列中，每一區174提供-源極/汲極區給 兩郇接之攔之每一個。如第31A圖所示，由層321〇所形成之跨接線為 非必要的。該層3210能用以形成位元線18〇。由於每一對互相短路之 源極/;及極區174僅需要-接觸冑，因此能減少位元線接觸窗開口 口扣 之數目。其他佈局亦為可能的。 於某些實施例中，記憶胞利用相同之電壓以及如第5圖所示之記 憶胞所用之機制以進行讀取、程式化以及抹除。其中練式化係利用 通道孔電子注入或Fowler-Nordheim(FN)穿透完成。其電壓如第6至8 圖所示。其他示範性電壓則如下列表一所示： 表一 ------1 ^:摆P田气搞14(1 "~一 553ZZZZZ3Z ^化(CHEI) 抹除 避列： 2.5伏特 1.5伏特 2伏特 变查辞列： <^*il 日日上i /Λ 0伏特 ' 0伏特 0伏特 ^'J γψ|« 170 選擇列： —~------ 選擇字元 1·5〜2伏特 9〜10伏特 -9一 1〇伏特 达惠右)： J t> τττ> -、 非選擇列： J^l：5伏特^ 7〜7.5伏特 0伏特 擇列： -----—-- 0¾ ~~ -*--- 0伏特 0伏特 線 180 選擇攔： 1.5伏特 4.5至5伏特 Floating 30 1259468 0伏特 0伏特 〇伏特 0伏特 0伏特 〇伏特 ^^^ 0伏特 0伏特 7〜8伏特 ^^^ 選擇位元: 非選擇位元: 非選擇欄： 基材120:' 抹除操作係透過基材12〇(抹除區塊)之通道區。於其他實施例中， 。己體之抹除係精由一源極/沒極區174。程式化能透過 Fowler-Nordheim(FN)穿透。於某些實施例中，程式化係藉由浮置閑極 160以及選擇閘極14〇間之電子轉移來進行。 本發明不限於定之任一特殊讀取、抹除或程式化技術，或特殊電 壓。例如記憶體可由多重電源供應電壓來充電。浮置閘極副可利用 罩幕伽義並延伸至選擇閘極線刚側壁上。詳見由Yi以％所發明 之於2003年4月1〇日提出的美國專利申請案第腦U，813號，其於 此併入為參考。本發明不限於特定的導電型態。選擇閘極刚可包括 非半導體材料(例如·金屬⑪化物）。本發明並不限於第9圖之陣列。基 材尸网離區22G不㈣過整個陣列。本發明顧於非快閃記憶體(例如： h門電子式可消除唯讀記憶體，麵彻h ⑽s)以及多重記憶胞 (X於每’于置間極中儲存多重位元資料)。其他的實施例和變化係不脫 31 1259468 離本發明德_ ’而如後附之巾請專概圍所定義。 【圖式之簡單說明】 第1-8圖係綠示出習知記憶胞及習知製造過程中過渡性結構之垂 直剖面圖； 第9圖係、.曰不出根據本發明之一實施例之記憶體陣列之電路圖； 第圖騎示出根據本發明之一實施例之記憶體陣列之上視 _ 圖； 第10B圖係繪示出第1〇A圖之記憶體之一些特徵之透視圖； 弟U、12A、12B、l3A、13B、14A、14B圖係繪示出根據本發明 之實知例之積體電路結構的垂直剖面圖； 第15圖係繪示出根據本發明之一實施例之積體電路結構的透視 鲁 圖； 第 16、17、18、19A、19B、20A、20B、21A、21B、22、23A、 23B、24、25、26A、26B、27A、27B、28、29A、29B、30A、30B、 31A至31D圖係繪示出根據本發明之實施例之積體電路結構的垂直剖 面圖；以及 32 1259468 第迎、32 _係繪不出根據本發明之實施例之積體電路結構之上 視圖。 【符號說明】 110〜兩字7G記憶胞；110L〜堆疊電晶體；n〇R〜堆疊電晶體；1肋〜 基材，12G1〜輯；13G〜二氧化石夕層；14()〜周邊閘極；15()〜二氧化石夕層； 160〜複晶石夕層；164〜0N0層；17〇〜閘極複晶矽層；17〇1〜突出部； 凹陷，兀線接觸窗開口； 176〜間隔物；180〜位元線；22〇〜氧化層；22〇p〜 氧化層突起物；220T〜基材隔離溝槽；222〜主動區；230〜反摻雜區； 604 N型810〜一氧化石夕層；820〜光阻層；1710〜覆蓋層；1910〜保 護層；2720〜光阻層；2724N〜N井；2724P〜P井；2730N〜週邊源極/ 汲極區；2730P週邊源極/汲極區〜；2820〜光阻層；2904〜二氧化石夕層； 2910〜氮化矽層；2920〜金屬矽化物層；3204〜間介電層；3210〜跨接線； 3220〜金屬層；3230〜介電層；3240〜金屬層；3250〜鶴插塞。
33

Claims (1)

1259468 時㈣ 案號 93121_ 94 年 12U·^—— — 二：| 十、申請專利範圍： 1. -種包括非揮發性記憶胞之積體電路，包括： 一第一導電型之源/祕區於—半導體基射，以及—通道區介於 該源/〉及極區間之該基材中； -第-導電·，包括—第二導電型之半導體材料，該第—導電 閘極設置於該通道區之一部份上，且該第一與第二導電型之電性相 反；以及 一浮置閘極，設置於該通道區之_部份上。 2·如申睛專她圍第丨項所述之積體電路，其中該第—導電閑極 係一埋藏式通道電晶體之閘極。 3·如申轉利細第丨項所述之積體電路，其巾該通道區包括一 設置於該第-導電閘極下方之表通，且該表具有較該表面區正 下方區域低之第二導電型之淨摻雜濃度。 4·如申請專利範圍第3項所述之積體電路，其中該表面區之深度 至多為0.2微米。 5.如申請專利細第丨項所述之積體電路，其中該通道區包括一 設置於該第-導電_下方之表醒，且以該第—導電型之—雜質而 反摻雜該表面區。 6_如申請翻細第5項所述之積體電路，射絲碰之深度 至多為0. 2微米。 7·如申請專利範圍第1項所述之積體電路，其中該通道區具有第 二導電型。 8·如申請專利範圍第！項所述之積體電路，其中該第一導電閑極 0467-A40260TWF1 1259468 係用以開啟該通道之下方部份以提供存取至記憶胞。 9.如申請專利範圍第1項所述之積體電路，其中該浮置問極係記 憶胞之兩浮置閘極之一，且每一該浮置閘極設置於該通道區域之—部 份上。 口 10·如申請專利範圍第1項所述之積體電路，其中該第一導電型係 N 型。 一丁、 11·如申請專利範圍第1項所述之積體電路，其中該第一導電型係 P型。 ’、
12· —種包含非揮發性記憶胞之積體電路，包括： 一第一導電型之源/汲極區於一半導體基材中，以及一通道區介於 該源/汲極區之間的該基材中； 一苐一導電閘極設置於該通道區之一部份上；以及 一汙置閘極設置於該通道區之〆部份上，其中該第一導電閘極係 一埋藏式通道電晶體之閘極。 13.如申請專利範圍f 12項所狀積體電路，其中該通道區包括
-設置於該第-導·極下方之表·，且絲面區財—較該表面 區正下方區域低之第二導電型之淨摻雜濃度。 人、 14·如申請專利範圍第13項所述之積體電路，其中該表面 度至多為0.2微米。 15.如申請專利範圍第12項所述之積體電路，其中該通道區包才 -設置於該第-導電閘極下方之表，且以該第—導電 而反摻雜該表面區。 16.如申請專利範圍第 0467-A40260TWF1 15項所述之積體電路’其中該表面區之深 38 1259468 度至多為0.2微米。 電路’其中該通道區具有 如申請_範_ 12顿述之積體 第二導電型。 18. 如巾轉利範圍第12項所述之積體 極係用以_通道之下方部份讀供存取至記憶胞中《 _ 19. 如申請專利範圍第12 記憶胞之兩浮置閘極之_，且每十路’其中賴開極係 部份上。 料心且間極设置於該通道區域之- 20·如申請專利範圍第 係N型。 12項所述之積體電路，其中該第一導電型 12項所述之積體電路，其中該第一導電型 21.如申請專利範圍第 係P型。 22.種製作包含非揮發性記憶胞之積體電路之方法，其中該非揮 發性記憶胞具有-第-導電型之源/雜區於半導體基材中，以及一通 道區介於該源/>及極區之間的該基材中，該方法包括： 形成一第一導電閘極，其中該第一導電閘極包括一第二導電型之 半導體材料，且該第一以及第二導電型之電性相反，且該第一導電閘 極設置於該通道區之一部份上；以及 形成一浮置閘極，其中該浮置閘極設置於該通道區之一部份上。 23·如申請專利範圍第22項所述之方法，其中該第一導電閘極係 一埋藏式通道電晶體之閘極。 24·如申請專利範圍第22項所述之方法，其中該通道區包括一設 置於該第一導電閘極下方之表面區，且該表面區具有一較該表面區正 0467-A40260TWF1 39 1259468 下方區域低之第二導電型之淨摻雜濃度。 25·如申請專利範圍第24項所述之方法，其中該表面區之深度至 多為0· 2微米。 26_如申請專利範圍第22項所述之方法，更包括於該通道之表面 區中植入一第一導電型之雜質，其中該表面區設置於第一導電閘極下。 27·如申請專利範圍第26項所述之方法，其中該表面區之深度至 多為0. 2微米。 28. 如申請專利範圍第22項所述之方法，其中該通道區具有第二 導電型。 ^ 一 29. 如申請專利範圍第22項所述之方法，其中該第一導電閘極係 用以開啟該通道之下方部份以提供存取至記憶胞。 30. 如申請專利範圍第22項所述之方法，其中該浮置閘極係記憶 胞之兩浮置閘極之一，且每一該浮置閘極設置於該通道區域之一部份 上。 31·如申請專利範圍第22項所述之方法，其中該第一導電型係N 型。 32·如申請專利範圍第22項所述之方法，其中該第一導電型係p 型。 33· —種製作包含非揮發性記憶胞之積體電路之方法，其中該非揮 發性記憶胞具有一第一導電型之源/汲極區於半導體基材中，以及一通 道區介於該源/汲極區之間的該基材中，該方法包括： 形成一第一導電閘極，其中該第一導電閘極設置於該通道區之一 部份上；以及 0467-A40260TWF1 40 1259468 形成一浮置閘極，其中該浮置閘極設置於該通道區之一部份上，； 其中該第一導電閘極係一埋藏式通道電晶體之閘極。 34. 如申請專利範圍第33項所述之方法，其中該第一導電閘極係 一埋藏式通道電晶體之閘極。 35. 如申請專利範圍第34項所述之方法，其中該表面區之深度至 多為0.2微米。 36. 如申請專利範圍第33項所述之方法，更包括於該通道之表面 區中植入一第一導電型之雜質，其中該表面區設置於第一導電閘極下。 37. 如申請專利範圍第36項所述之方法，其中該表面區之深度至 多為0.2微米。 38. 如申請專利範圍第33項所述之方法，其中該通道區具有第二 導電型。 39. 如申請專利範圍第33項所述之方法，其中該第一導電閘極係 用以開啟該通道之下方部份以提供存取至記憶胞。 40. 如申請專利範圍第33項所述之方法，其中該浮置閘極係記憶 胞之兩浮置閘極之一，且每一該浮置閘極設置於該通道區域之一部份 上。 41. 如申請專利範圍第33項所述之方法，其中該第一導電型係N 型。 42. 如申請專利範圍第33項所述之方法，其中該第一導電型係P 型。 0467-A40260TWF1 41
TW093121880A 2003-07-30 2004-07-22 Nonvolatile memory cells with buried channel transistors TWI259468B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/632,155 US7101757B2 (en) 2003-07-30 2003-07-30 Nonvolatile memory cells with buried channel transistors

Publications (2)

Publication Number Publication Date
TW200504755A TW200504755A (en) 2005-02-01
TWI259468B true TWI259468B (en) 2006-08-01

Family

ID=34104287

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093121880A TWI259468B (en) 2003-07-30 2004-07-22 Nonvolatile memory cells with buried channel transistors

Country Status (2)

Country Link
US (3) US7101757B2 (zh)
TW (1) TWI259468B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI694580B (zh) * 2016-11-18 2020-05-21 聯華電子股份有限公司 電晶體堆疊結構

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416939B2 (en) * 2002-06-20 2008-08-26 Nxp B.V. Conductive spacers extended floating gates
US7101757B2 (en) * 2003-07-30 2006-09-05 Promos Technologies, Inc. Nonvolatile memory cells with buried channel transistors
US7348667B2 (en) * 2005-03-22 2008-03-25 International Business Machines Corporation System and method for noise reduction in multi-layer ceramic packages
US8173505B2 (en) * 2008-10-20 2012-05-08 Freescale Semiconductor, Inc. Method of making a split gate memory cell
US8409944B2 (en) * 2010-06-24 2013-04-02 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions
JP5729806B2 (ja) * 2010-10-07 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置の製造方法
US8951864B2 (en) * 2012-02-13 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-gate device and method of fabricating the same
US8921175B2 (en) 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
FR2996680A1 (fr) * 2012-10-10 2014-04-11 St Microelectronics Rousset Memoire non volatile comportant des transistors de selection verticaux
CN103824593B (zh) * 2014-03-07 2017-02-22 上海华虹宏力半导体制造有限公司 闪存单元的操作方法
US10312248B2 (en) 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
US9741726B2 (en) 2014-12-05 2017-08-22 Semiconductor Components Industries, Llc Non-volatile memory cell and method of manufacture
KR101996745B1 (ko) 2015-01-22 2019-07-04 실리콘 스토리지 테크놀로지 인크 고밀도 분리형 게이트 메모리 셀
US10141321B2 (en) 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
US10505015B2 (en) * 2016-11-17 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
CN111430353B (zh) * 2019-01-25 2023-04-18 合肥晶合集成电路股份有限公司 一种非易失性存储器及其制造方法
CN114335185A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US197888A (en) * 1877-12-04 Improvement in instruments for binding grain
US4701776A (en) * 1983-08-29 1987-10-20 Seeq Technology, Inc. MOS floating gate memory cell and process for fabricating same
US6261856B1 (en) * 1987-09-16 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Method and system of laser processing
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
EP0552531B1 (en) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Non-volatile memory cell and array architecture
US5424979A (en) * 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
JPH06120515A (ja) * 1992-10-09 1994-04-28 Oki Electric Ind Co Ltd 半導体不揮発性メモリのデータ書き込み及びデータ消去方法
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5445983A (en) * 1994-10-11 1995-08-29 United Microelectronics Corporation Method of manufacturing EEPROM memory device with a select gate
KR0144895B1 (ko) * 1995-04-27 1998-07-01 김광호 불휘발성 기억장치의 제조방법
US6162682A (en) * 1995-09-29 2000-12-19 Cypress Semiconductor Corporation Structure and process for a gouge-free stacked non-volatile memory cell with select gate
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5856943A (en) * 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
US5668757A (en) * 1996-03-18 1997-09-16 Jeng; Ching-Shi Scalable flash eeprom memory cell and array
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
JP3075211B2 (ja) * 1996-07-30 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
JP3363046B2 (ja) * 1997-01-08 2003-01-07 株式会社東芝 プロセス裕度計算方法
JPH10256400A (ja) * 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
KR100206985B1 (ko) * 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6040216A (en) * 1997-08-11 2000-03-21 Mosel Vitelic, Inc. Method (and device) for producing tunnel silicon oxynitride layer
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5918124A (en) * 1997-10-06 1999-06-29 Vanguard International Semiconductor Corporation Fabrication process for a novel multi-storage EEPROM cell
US6486023B1 (en) * 1997-10-31 2002-11-26 Texas Instruments Incorporated Memory device with surface-channel peripheral transistor
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
JP3332152B2 (ja) 1998-02-18 2002-10-07 日本電気株式会社 不揮発性半導体記憶装置
US6200856B1 (en) * 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell
US6437360B1 (en) * 1998-03-25 2002-08-20 Korea Advanced Institute Of Science And Technology Vacuum field transistor
KR100295149B1 (ko) * 1998-03-26 2001-07-12 윤종용 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법
US6261903B1 (en) * 1998-05-14 2001-07-17 Mosel Vitelic, Inc. Floating gate method and device
US6130129A (en) * 1998-07-09 2000-10-10 Winbond Electronics Corp. Method of making self-aligned stacked gate flush memory with high control gate to floating gate coupling ratio
TW407381B (en) * 1999-03-01 2000-10-01 United Microelectronics Corp Manufacture of the flash memory cell
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6103573A (en) * 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
EP1116275A1 (en) * 1999-07-29 2001-07-18 Koninklijke Philips Electronics N.V. Non-volatile semiconductor memory device
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6218689B1 (en) * 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100841891B1 (ko) * 2000-03-08 2008-06-30 엔엑스피 비 브이 반도체 디바이스 및 그 제조 방법
US6232185B1 (en) * 2000-05-15 2001-05-15 Integrated Memory Technologies, Inc. Method of making a floating gate memory cell
US6436764B1 (en) * 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6414872B1 (en) * 2000-06-21 2002-07-02 National Semiconductor Corporation Compact non-volatile memory device and memory array
US6355524B1 (en) * 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6468865B1 (en) * 2000-11-28 2002-10-22 Advanced Micro Devices, Inc. Method of simultaneous formation of bitline isolation and periphery oxide
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6566282B2 (en) * 2001-06-21 2003-05-20 United Microelectronics Corp. Method of forming a silicon oxide layer
US6696742B2 (en) 2001-10-16 2004-02-24 Infineon Technologies Ag Semiconductor memory device
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6621115B2 (en) * 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
KR100423075B1 (ko) * 2001-12-19 2004-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US6724029B2 (en) 2002-02-21 2004-04-20 International Business Machines Corporation Twin-cell flash memory structure and method
US6566196B1 (en) * 2002-05-15 2003-05-20 Mosel Vitelic, Inc. Sidewall protection in fabrication of integrated circuits
US6826080B2 (en) * 2002-05-24 2004-11-30 Nexflash Technologies, Inc. Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor
US20040004863A1 (en) * 2002-07-05 2004-01-08 Chih-Hsin Wang Nonvolatile electrically alterable memory device and array made thereby
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6962851B2 (en) * 2003-03-19 2005-11-08 Promos Technologies, Inc. Nonvolatile memories and methods of fabrication
US6635533B1 (en) * 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
US6893921B2 (en) * 2003-04-10 2005-05-17 Mosel Vitelic, Inc. Nonvolatile memories with a floating gate having an upward protrusion
US6974739B2 (en) * 2003-05-16 2005-12-13 Promos Technologies Inc. Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit
US6846712B2 (en) * 2003-05-16 2005-01-25 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates
US6902974B2 (en) * 2003-05-16 2005-06-07 Promos Technologies Inc. Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
US7101757B2 (en) * 2003-07-30 2006-09-05 Promos Technologies, Inc. Nonvolatile memory cells with buried channel transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI694580B (zh) * 2016-11-18 2020-05-21 聯華電子股份有限公司 電晶體堆疊結構

Also Published As

Publication number Publication date
US7101757B2 (en) 2006-09-05
TW200504755A (en) 2005-02-01
US20050243606A1 (en) 2005-11-03
US20050024961A1 (en) 2005-02-03
US7294883B2 (en) 2007-11-13
US20060128097A1 (en) 2006-06-15

Similar Documents

Publication Publication Date Title
TWI259468B (en) Nonvolatile memory cells with buried channel transistors
JP4927550B2 (ja) 不揮発性メモリデバイス、不揮発性メモリデバイスを製造する方法、および不揮発性メモリアレイ
TWI249241B (en) Nonvolatile memory cell with multiple floating gates formed after the select gate
TWI379418B (en) A unified non-volatle memory device and method for integrating nor and nand-type flash memory and eeprom device on a single substrate
TWI284978B (en) Array of nonvolatile memory cells wherein each cell has two conductive floating gates
TW569437B (en) Nonvolatile memory structures and fabrication methods
WO2009084206A1 (en) Semiconductor memory device and method for manufacturing same
US9941390B2 (en) Method of fabricating a vertical MOS transistor
US9960258B2 (en) Methods of forming transistor gates
JP2008004915A (ja) 柱構造を有するｎａｎｄフラッシュメモリアレイ及びその製造方法
US9111908B2 (en) Split-gate non-volatile memory cells having improved overlap tolerance
US20030143808A1 (en) Fabrication method for flash memory
EP1911100A2 (en) Electronic device including discontinuous storage elements
TWI247419B (en) Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
JP2019516245A (ja) ２つのポリシリコン堆積工程を使用して対の３ゲート不揮発性フラッシュメモリセルを形成する方法
JP6407609B2 (ja) 半導体装置の製造方法
WO2007014118A2 (en) Process for forming an electronic device including discontinuous storage elements
JP2020528212A (ja) 薄いゲートポリを有する高電圧トランジスタの形成方法
JP2005057296A (ja) ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法
JP4424886B2 (ja) 半導体記憶装置及びその製造方法
TWI245374B (en) Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other
JPH07115143A (ja) 不揮発性メモリの製造方法
TW200308062A (en) Ultra small thin windows in floating gate transistors defined by lost nitride spacers
TWI240382B (en) Nonvolatile memory with pedestals
CN111863708B (zh) 一种半导体器件及形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees