TWI249301B

TWI249301B - Signal detecting circuit and method therefor

Info

Publication number: TWI249301B
Application number: TW093113273A
Authority: TW
Inventors: Yong-Jun Kim; Myung-Bo Kwak
Original assignee: Samsung Electronics Co Ltd
Priority date: 2003-05-15
Filing date: 2004-05-12
Publication date: 2006-02-11
Also published as: US7123058B2; KR100518573B1; TW200509585A; US20040230388A1; KR20040098690A

Description

1249301 五、發明說明（1) '—' ------- 【發明所屬之技術領域】本發明是有關於% & 古，在田^ m 種汛唬偵測電路及其方法。一般而 σ 在用於GHz範圍的眘％l屑^ , 々虫s丨人旧貝枓傳輸的高速通訊中，一個差動式串列介面係用來避免為—廿立刼人尤在並列介面中所產生的串音與噪構成。動式串列介面主要是由一比較電路所【先前技術】 =較器電路(comparator circuit)一般會接收兩個輪 :广’比較其電壓’並且根據比較結果，產生一個輸出訊谠。一個差動式電壓比較器（differential voltage comparator)是一種會比較兩個差動式輸入訊號電壓，並且輸出一個差動輸出（differential 〇utput)的比較器。舉例而言，差動式比較器可用來偵測怪聲 (squelch)，或是用來消除接收電路所接收的輸入訊號的怪聲。接收電路係電性耦合至一傳輸線或一匯流排，並且決定在傳輸線上是否有真實訊號存在。參考串列ΑτA規格’訊號速度與訊號臨界範圍應該各為丨· 5Gbps與 5 0〜20 0mV。在根據串列ATA規格的訊號偵測中，因其訊號速度很高，而且訊號電壓很小，所以很難藉由習知技1術;b，實現該比較電路。雖然亦可藉由習知技術達成該目的，但其所實現的比較器電路會產生相當高的功率消耗，尤其是在當訊號速度增加到2，3，及1 〇Gbp s時，這種情形會特別嚴重。曰、【發明内容】

1249301 五、發明說明（2) 因此，本發明的至少一實施例提供一 a 資料傳輸率的訊號時，亦 P使疋用在尚號债測電4 ;且本發明：：穩疋ί測Λ唬的低消耗功率訊訊號的對應方法的至少—實施例提供—種用來债測，據本發明的至少一實施例，本發一 =低：耗功率特性的訊號偵測電路。該訊號 ° 個延遲電路，用來接收一個基本時脈訊號 (base dock signal)，並且產生複數個各自具不同時間延遲關係的不同版本的時脈訊號；雙重放大器（duai ampltf\ers) ’響應在基本時脈訊號的其他多數個版本的時脈成说’藉由將該些輸入訊號與參考電壓訊號相比較，憤測該些輸入訊號中的有效訊號；一個組合器（c〇mbining un 11)’響應雙重放大器的輸出訊號，產生一個組合訊號 (combination signal);以及一個取樣電路（sampling circuit) ’根據該基本時脈訊號，取樣該組合訊號，並且產生一個輸出訊號。經由本發明之說明及實作，可充分了解及學習本發明之其他特色及/或優點。為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特以較佳實施例，並配合所附圖式，作詳細說明如下：【實施方式】請參照本發明實施例的内容，且其實例繪示在相對應的圖式中，其中相同的標號代表相同的構件。下文特舉一

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較佳實施例’並配合所附圖式，以詳細說明本發明。第1圖係繪示根據本發明至少一實施例的一個訊號偵測電路的示意圖。請參考第i圖所示，訊號偵測電路丨〇b〇響應一個時脈訊號CK，將輸入訊號AP及0與參考訊號Bp及^ 相比較，以偵測相較於噪音（noise)和/或串音 (crosstalk)而言，輸入訊號AP&AN是否為真實訊號。

訊號偵測電路1〇〇包括：複數個雙重放大器1〇2，b 1〇4, 106，108，110,及112，且輸入訊號AP&AN與參考訊號Bp 及BN，係輸入至該些雙重放大器；一個延遲電路114，且該時脈訊號CK係輸入至該延遲電路丨丨4 ;複數個緩衝琴 (buffersm6, 12〇，及124;複數個反向器（_=；；) 118，122，及126，且延遲電路114的輸出訊號dl，d2，及 d3，係分別輸入至該些反向器；一個邏輯N〇R閘128，且雙重放大器102， 106，及11〇(當成時脈緩衝器）的輸出訊號

Yl，Y2，及Y3 ’係分別輸入至該邏輯nqr閘1 28 ; 一個反向器1 30 ’且該時脈訊號CK係輸入至該反向器1 3〇 ; —個取樣

電路132 ’且該邏輯NOR閘128的一個輸出訊號YNR3，以及該反向器130的一個輸出訊號CKDM，係輸入至該取樣電路 132 ’ 一個邏輯NOR閘134，且一個功率下降訊號pd與該取樣電路132的一個輸出訊號yDm，係輸入至該邏輯N〇R閘 134 ; —個反向器136 ;以及一個緩衝器138，且該邏輯n〇r 閘1 34的一個輸出訊號，係輸入至該緩衝器} 38。在第1圖中’為簡化圖形，並未繪示該些雙重放大器 104， 108，及112的輸出。雙重放大器1〇4， 1〇8，及112的輪

1249301 五、發明說明（4) 出，係與雙重放大器102， 106,及1 10的輸出相似且互補。第2圖係繪示根據本發明至少一實施例的一個延遲電路114的詳細說明圖。延遲電路114包括互相串聯的複數個緩衝器201到210。其中時脈訊號CK所輸入的第一緩衝 201的輸出訊號dl，第五緩衝器20 5的輸出訊號d2、以及第九緩衝器209的輸出訊號(13，是在不同時間區間 (interval)中產生。延遲電路114的輸出訊號dl，d2，及 d3，會分別經由緩衝器116， 120,及124(相對於剛出現的時脈訊號CK1，CK2,及CK3)與反向器118，122,及126(相對於剛出現的時脈訊號CK1B，CK2B，及CK3B)，提供至雙重放大器對 102，104，及 116 與 108，110，及 112。根據本發明至少一實施例的雙重放大器1 〇 2，1 〇 4， 106， 108， 110，及112中的第一雙重放大器1〇2，係如第3 圖所示。其他雙重放大器104〜112的結構係與其完全相同。第一雙重放大器102包括··時脈放大器（clocked amplifiers) 302及306，且時脈訊號CK1、輸入訊號AP及 AN、以及參考訊號BP及BN，係輸入至該些時脈放大器；一個S-R閃鎖器（latch) 304，且第一時脈放大器3〇2的輸出訊號，係輸入至該S - R閂鎖器3 0 4 ; —個S - R閂鎖器3 0 8，且第二時脈放大器306的輸出訊號，係輸入至該§ — r閃鎖器 308 ;以及一個邏輯NAND閘310，且閂鎖器304及308的輸出訊號，係輸入至該邏輯NAND閘310。第4圖係繪示根據本發明至少一實施例的一個如第3圖所示的時脈放大器3 0 2的詳細說明圖。時脈放大器3 〇 2包

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1249301 五、發明說明（5) 括：一個PM0S電晶體401，該電晶體的一個源極 (source)，係電性連接至一個電源電壓VDD ,且該電晶體的一個閘極（gate)，係電性連接至一個反向時脈訊號 (^1;關03電晶體415及421，每一該些電晶體的源極，係電性連接至一個接地電壓V S S，且每一該些電晶體的閘極’係電性連接至一個反向時脈訊號以！； PM〇s電晶體4〇5 及407，每一該些電晶體的源極，係電性連接至pM〇s電晶體401的汲極（drain)，且每一該些電晶體的閘極，係分別電性連接至輸入訊號AP及AN ; PM0S電晶體403及409，每一該些電晶體的源極，係電性連接至PM0S電晶體401的汲 _ 極，且每一該些電晶體的閘極，係分別電性連接至參考電壓訊號BP及BN ; —個PM0S電晶體411，且該電晶體的源極’係電性連接至PM0S電晶體403及405的汲極；一個PM0S 電晶體413，且該電晶體的源極，係電性連接至pmqs電晶體407及409的汲極；以及NM0S電晶體417及419，每一該些電晶體的源極，係電性連接至接地電壓VSS，且每一該些電晶體的汲極，係分別電性連接至PM0S電晶體411及413的汲極。PM0S及NM0S電晶體411及417合在一起組成一個反向器423 ’且PM0S及NM0S電晶體413及419合在一起組成一個鲁反向器425。反向器423及425為互相耗合 (以〇35-〇:〇叩16(1)。反向器423及425的輸出¥?1及丫1^1會供應至反向器427及429 ’其中每一該些反向器都具有與反向器423及4 25相似的結構。反向器427及429的輸出，會被當成輸出訊號YPB及YNB輸出。

13686pif.ptd 第Η頁 1249301 五、發明說明（6) 第4圖的時脈放大器3〇2的動作說明如下。響應反向時脈訊號CK1的低邏輯位準，時脈放大器3〇2 會啟動（enabled)。當第一參考電壓訊號BP及第一輸入訊號AP的電壓位準高於第二參考電壓訊號M及第二輸入訊號 AN的電壓位準時，第一及第二輸出訊號γΡΒ aYNB，會分別被驅動為邏輯低位準及邏輯高位準。當第一參考電壓訊號 BP及第一輸入訊號AP的電壓位準低於第二參考電壓訊號BN 及第二輸入訊號龍的電壓位準時，第一及第二輸出訊號 YPB及YNB，會分別被驅動為邏輯高位準及邏輯低位準。如果，也只有在如果第一及第二輸入訊號…及―之間的差異大於第一及第二參考電壓訊號⑽及⑽之間的差異時’時脈放大器302才會決定輸入訊號為有效的真實訊號。如果第一及第二輸入訊號AP及―之間的差異小於第一及第二參考電壓訊號BP及BN之間的差異，則時脈放大器 302會決定所輸入的訊號不是真實訊號（也就是輸入訊號係為噪音和/或串音）。根據時脈放大器302動作而定的如第3圖所示的雙重放大器102的動作說明如下。首先，如果第一及第二輸入訊號AP及―之間的差異大於第一及第二參考電壓訊號BP及⑽之間的差異，則第三時脈放大器302的第一及第二輪出訊號γΡΒ及γΝΒ，會分別被驅動為邏輯低位準與邏輯高位準，而且S — R閂鎖器3〇4的輸出Q ’會被驅動為邏輯高位準。此外，在此例中，第二時脈放大器306的第一及第二輸出訊號ΥΡΒ &γΝΒ，會分別被

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第12頁 1249301 、發明說明（7) :動為邏輯高位準與邏輯低位準，而且s_R閃鎖器3〇8的輸，。會被驅動為邏輯低位準。因此，邏輯nani^^31〇的輸 ®成唬會被驅動為邏輯高位準。一方面，如果第一參考電壓訊號ΒΡ及第一輸入訊號 ?卢曰的電壓位準小於第二參考電壓訊號⑽及第二輸入訊 :鈐之間的電壓位準，貝1J第一時脈放大器302的第-及第訊號YPB謂B，會分別被驅動㈣輯高位準與邏輯位=準，而且S — R問鎖器304的輪出Q，會被驅動為邏輯低一蝉。此外，在此例中，第二時脈放大器3〇6的第一及第 j出訊號YPB及YNB，會分別被驅動為邏輯低位準與邏輯仞淮準而且S R閂鎖器308的輸出Q，會被驅動為邏輯高 H。因此，邏輯NAND閘310的輸出訊號會被驅動為邏輯 ^ 一 π 一调八机现Λ1"汉Λ1Ν之間的差炎 =於第-及第二參考電壓訊號Βρ及⑽之間的差異，三日士脈放大器302的第-及第二輪出訊號γρβ及γΝβ，會 Ϊ:為Λ輯低：準與邏輯高位準，而且S-R閃鎖器304的 f出Q，會被驅動為邏輯高位準。此外，在此例中，日士脈放大器30 6的第—及第二輸出訊號γρΒ及潰， 2動為邏輯低位準與邏輯高位準，而且S — R閃心】會被驅動為邏輯高位準。因此，邏輯NAND ^的輸出訊號會被驅動為邏輯低位準。〇的

13686pif.ptd 第13頁 1249301 五、發明說明（8) 及第二參考電壓訊號βρ及βΝ之間的差異，則雙重放大器 102會決疋輸入訊號ΑΡ及AN為有效的真實訊號，因此邏輯 NAND閘310的輸出訊號，會被驅動為邏輯高位準。如果第一及第二輸入訊號AP及AN之間的差異小於第一及第二參考電壓訊號BP及BN之間的差異，則雙重放大器1〇2會決定輸入訊號AP及AN不是真實訊號，因此邏輯NAND閘31〇的輸出訊號，會被驅動為邏輯低位準。以下參考第1圖，詳細說明根據上述說明的雙重放大器1 0 2動作的訊號偵測電路1 〇〇的動作細節。訊號偵測電路 1〇〇共執行三次決定輸入訊號AP及AN是否為有效訊號的動作。第一次偵測動作是由第一雙重放大器丨〇 2，響應第一時脈訊號CK1所執行。第二次偵測動作是由第三雙重放大器106，響應相較於第一時脈訊號Clu有點延遲的第二時脈訊號CK2所執行。第三次偵測動作是由第五雙重放大器 11 〇，響應相較於第二時脈訊號CK2有點延遲的第三時脈訊號CK3所執行。訊號偵測電路1 〇〇將與輸入訊號Ap及AN是否為有效訊號有關的三個偵測結果，也就是將第一、第二、及第三雙重放大器102， 106，及11〇的輸出訊號Υ1，γ2，及 Υ3，輸入至邏輯NOR閘128。如果第一、第二、及第三雙重放大器102， 106，及110的輸出訊號Yi，γ2，及γ3中有任一個‘號為邏輯南位準’則邏輯n 〇 R閘1 2 8的輸出訊號γ N R 3，就會變為邏輯低位準。以下參考第5 Α到第5 Β圖，詳細說明根據本發明至少一實施例，對輸入訊號AP及AN偵測三次的優點。第5 A圖係繪

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示用來說明偵測輸入訊號AP &AN的最佳狀況與最差狀況的時間點的波形。當在最佳狀況的時間點時，因為輸入訊號 AP及AN之間具有足夠的電壓差，所以可穩定地偵測輸入訊號。另一方面，當在最差狀況的時間點時，因為輸入訊號 AP及AN之間的電壓差太小，所以無法穩定地偵測輸入訊號。為降低其不穩定性，根據本發明至少一實施例，可藉由使用多數個，例如三次偵測，來偵測輸入訊號。如第5B圖所示，透過多次（例如三次）偵測動作，可找到其中最少一次偵測（例如在共三次的偵測中找到兩次）不是發生在最差狀況的時間點。選擇用來偵測的足夠的高速速率，是取決於AP及AN的頻率，例如根據習知的取樣理論0 另一方面，訊號偵測電路丨〇〇的第二、第四、以及第六雙重放大器104， 108，及112，會回應第一、第二、以及第二反向時脈訊號CK1B，CK2B，及CK3B，而訊號偵測電路 100的第一、第三、以及第五雙重放大器1〇2， 1〇6，及 11 0，則會回應第一、第二、以及第三非反向時脈訊號 CK1，CK2，及CK3。第二、第四、以及第六雙重放大器1〇4, 108,及112 ’疋用來降低因為第一、第三、以及第五雙重放大器102， 106，及110的動作所引起的輸入訊號Ap及AN與參考電壓浚號BP及BN的跳動現象（b〇uncing phenomena)。第1圖所示的取樣電路132在邏輯NOR閘128的輸出訊號 YNR3上’執行預定個數的取樣動作。取樣電路132是用來延遲訊號偵測電路1 00的輸出訊號γ及丫6的轉態時間

13686pif.ptd 第15頁 1249301 五、發明說明（10) (transition time)，藉此避免在輸入訊號ap及AN的電壓位準係低於參考電壓訊號BP及⑽的電壓位準的範例中偵測到錯誤’並且接下來將其回復到當成沒有訊號的正常位準〇第6圖係繪示根據本發明至少一實施例的取樣電路1 3 2 的詳細說明圖。請參考第6圖所示，取樣電路132包括：五個串級連接 (cascade-connected)的D 型正反器（flip-fi〇ps)6〇1， 603，605，607,及609，該些D型正反器響應該緩衝過的時脈訊號CKDM以及第1圖所示的邏輯NOR閘128的輸出訊號 YNR3 ; —個邏輯NAND閘611 ; —個邏輯NOR閘613，且該些D 型正反器601，603，605，607，及609的輸出，係輸入至該邏輯NOR閘613 ;以及一個S-R閃鎖器615，響應該邏輯NAND 閘611與該邏輯NOR閘613的輸出。第6圖的取樣電路132的動作說明如下。如果第1圖的輸入訊號AP及AN被正常地偵測為有效訊號’而且在時脈訊號CK的五個時脈週期期間，第1圖的邏輯NOR閘128的輸出訊號YNR3，是在邏輯低位準，則邏輯 NAND閘6 11及邏輯NOR閘6 1 3的輸出，會分別被驅動為邏輯高位準與邏輯低位準。因此，S-R閂鎖器615的輸出γ，會被驅動為邏輯低位準。如果第1圖的輸入訊號AP及AN為真實訊號，但卻因為噪音的關係，而不正常的下降，則在時脈訊號“⑽的五個時脈週期期間，第1圖的邏輯NOR閘128的輸出訊號YNR3，

13686pif.ptd 第16頁 1249301 五、發明說明（11) 會從邏輯低位準變為邏輯高位進盔、S絲彳同位準而且輸出訊號YNR3最後會變為邏輯彳氏位準’接下來邏輯_〇閘611及邏輯_閘 613的輸出，會分別被驅動為邏輯高位準與邏輯低位準。因此如的輸出γ，會被驅動為邏輯低位準。

如果第1圖的輸入訊號ΑΡ及AN不是真實訊號，則在時脈讯號CKDM的五個時脈週期期間，第1圖的輸出訊號YNR3，是在邏轻古仞、、隹^ J 川及邏輯腫閘613的輸下來邏輯画間與邏輯高位準。因此=門：= 驅，為邏輯低位準為邏輯高位準。 “615的輸出γ，會被驅動取樣ΐ :1^2會為在此更上摘測輸入訊號的有效性，第6圖的取樣電路1 32會在一給定訊號通過五級的d型正反器 6 0 1〜6 0 9所需的五個時脈週期爱 " 就是間接代表w圖的輸二序地對訊號憤3(也脈訊號COM的五個連續)取樣。如果在時非真實訊號，則：ΐ;ΞΥ會？,期間乂請參考第1圖所示，如果：2邏輯南位準。位準，則取樣電路132的輸W訊號pd是在邏輯低 100的最終輸出訊號Y。如果：％為汛號偵測電路準，則訊號偵測電路i。。的果最力4下：訊，是在邏輯 ⑽，調整其動作可用功〜下降訊第7圄乃筮QJ降低不需要的消耗功率。第7囷及第8圖係繪示根據本一個訊號物路1〇。實施範例所得的模=

13686pif.ptd $ 17頁 1249301 五、發明說明（12) 清參考第7圖所不，第-、第二、以及第三時脈訊號 CK1，CK2,及CK3(分別較時脈訊號以稍微延遲）會被產生。在第:週期（1)中，當第一及第二輸入訊號AP&AN的電壓位準高於第一及第二參考電壓訊號βρ及⑽的臨界位準時，第一、第二、以及第三雙重放大器1〇2， 1〇6，及11〇的輸出訊號Yl，Υ2，及Υ3 ’會被驅動為邏輯高位準，而且第1 圖的邏輯N0R閘128的輸出訊號YNR3，會被驅動為邏輯低位準。第1圖的訊號偵測電路1 〇〇的最終輸出訊號γ，會被驅動為邏輯低位準。在第二週期（2)中，當第一及第二輸入訊號ΑΡ及AN的電壓位準低於第一及第二參考電壓訊號Bp及⑽的臨界位準時’第一、第二、以及第三雙重放大器1〇2， 1〇6，及11〇的輸出訊號Y1，Y 2，及Y 3，會被驅動為邏輯低位準，而且 ^1圖的邏輯N0R閘128的輸出訊號YNR3，會被驅動為邏輯咼位準。在時脈訊號CKDM的五個時脈週期期間，第1圖的邏輯N0R閘128的輸出訊號YNR3會被取樣，而且在時脈訊號 CKDM的第五個時脈週期時，第i圖的取樣電路132的輸出訊號YDM，會轉態為邏輯高位準。第1圖的訊號偵測電路丨〇〇的最終輸出訊號Y，會被驅動為邏輯高位準。、在第二，期（3)中，當第一及第二輸入訊號Ap及龍被偵測並且認定為非有效訊號時，第1圖的訊號偵測電路1 00 的最終輸出訊號γ，會被驅動為邏輯高位準。 *第8圖係繪示在包括第7圖的模擬結果的一個較寬週期的模擬結果。在第一週期（丨）中，當接收到輸入訊號Ap及

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第18頁 1249301 五、發明說明（13) —

Aji之後，第1圖的訊號偵測電路1〇〇的輸出，會被驅，：準。在第二週期(2)中，也就是對應到從未接收輸、入汛及AN的時間開始算起的五個時脈週期中，= 的汛唬偵測電路1 〇〇的輸出，會被驅動為 ^ 第三週期(3)中，當在五個時脈週m於在動為邏輯面位準。在第四週期（4)中，也曰被驅 t ^if ^tfLm?ΛΑΝ^fa1 ^ :章第1圖的訊號摘測電路100的輸：= :準。在第五週期⑸中，當在五個時脈：為邏“ ^入訊號AP及AN時，第！圖的訊號侦測電則後’接收被驅動為邏輯低位準。的輪出，會根據本發明至少一實施例，因為輸入週期上糊，而且訊號取樣程序是在三

Ui，所以可穩定地偵測輸入訊號。此ΐ，脈週不二亚的動作可根據功率下降訊號而調整，所、‘、、、矾號不而要的消耗功率。所从可降低限定發ΠΓ圭實施例揭露如上，然其並非用以和範圍内技藝者，在不脫離本發明= 範圍當視後：更二與：飾，因此本發明之二攻附之申凊專利範圍所界定者為準。示邊 13686pif.ptd 第19頁 1249301 圖式簡單說明【圖式簡單說明】實施例的一個訊號偵實施例的一個如第1圖實施例的一個如第1圖實施例的一個如第3圖實施例的輸第1圖係緣示根據本發測電路的示意圖。月至少第2圖係繪示根據本發明至，丨、所示的延遲電路的詳細說明夕第3圖係繪示根據本發明至°小所示的雙重放大器的詳細說明^ 第4圖係繪示根據本發明至小所示的時脈放大器的詳細說明/ 第5A圖及第5B圖係繪示根據入訊號偵測/檢查動作的波形圖。明至少第Θ圖係繪示根據本發明至 — 所示的取樣電路的詳細說明圖。實施例的一個如第1圖第7圖及第8圖係繪示根據本發明至少一實施例，使用一個號偵測電路實施範例所得的模擬結果。【圖式標記說明】 I 0 0 :訊號偵測電路 102， 104， 106， 108， 110， 112:雙重放大器 II 4 :延遲電路 116，120，124，138:缓衝器 118， 122， 126， 130， 136 ··反向器 128， 134 :邏輯NOR 閘 1 3 2 :取樣電路 2 0 1〜2 1 0 :緩衝器

13686pif.ptd 第20頁 1249301 圖式簡單說明 302，306:時脈放大器 304， 308 : S-R 閃鎖器 310 : NAND 閘 401， 403， 405， 407， 409， 411， 413 :PMOS 電晶體 415， 417， 419， 421 : NMOS 電晶體 423， 425， 427， 429 :反向器 601〜609 :D型正反器 611 :邏輯NAND閘 613 :邏輯NOR閘 615 : S-R閂鎖器

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Claims

1249301 六、申請專利範圍 1 · 一種訊號彳貞測電路，包括：一延遲電路，用來接收一基本時脈吨自具有不同時間延遲關係的複數個不同版太u沾並且產生各複數個雙重放大器，響應該基本時脈2時脈訊號；版本的時脈訊號，分別將複數個輸入訊號盘==同壓訊唬相比較，而偵測該些輸入訊號中的數個 > 考電 -:且：器’響應該些雙重放大器的複數；二產生一組合訊號；以及勒』出A就，一取樣電路，根據該基本時脈訊樣，並且產生一輸出訊號。對4組合訊號取 2. 如申請專利範圍第丨項所述之訊號偵測電 1 該延遲電路包括具有複數個串聯的緩衝器的一哭、而且其中該基本時脈訊號係輸入至該緩衝器鏈。》’’ ， 3. 如申請專利範圍第丨項所述之訊號偵測電每一雙重放大器包括：一第一時脈放大器，響應該基本時脈訊號的該此版本的時脈訊號；將該些輸入訊號與該些對應泉^ ^ 號相比較； -可电縻汛一第二時脈放大器，響應該些第一、第二、以及第三時脈訊號，將該些輸入訊號的複數個反向版本與兮此= 的反向參考電壓訊號相比較；二對應一第一閃鎖器，且該第一時脈放大器的該些輸出訊號’係輸入至該第一閂鎖器；一第二閂鎖器，且該第二時脈放大器的該些輸出訊

13686pif.ptd 第22頁 1249301 六、申請專利範圍號，係輸入至該第一閂鎖器；一第二閂鎖器，且該第二時脈訊號的該些輪出訊號，係輸入至該第二閂鎖器；以及一邏輯閘’用來接收及組合該第一及該第二閂鎖器的該些輸出訊號，並且產生該雙重放大器的該輸出訊號。 4·如申請專利範圍第3項所述之訊號偵測電路，其中每一該些第一及第二時脈放大器包括：一第一PM0S電晶體，該第一PM0S電晶體的一源極，係電性連接至一電源電壓，且該第一PM0S電晶體的一閘極，係電性連接至一反向時脈訊號；第一及第二NM0S電晶體，每一該些NM0S電晶體的源極’係電性連接至一接地電壓，且每一該些關〇S電晶體的閘極’係電性連接至該反向時脈訊號；第一及第二PM0S電晶體，‘每一該些NM0S電晶體的源極’係電性連接至該第一 p Μ 〇 s電晶體的一汲極，且每一該些PM0S電晶體的閘極，係分別電性連接至該第一及該第二輸入訊號；第四及第五PM0S電晶體，每一該些pm〇S電晶體的閘極，係分別電性連接至該第一及該第二參考電壓訊號；一第六PM0S電晶體’該第六pm〇S電晶體的一源極，係電性連接至該第二及該第四PM0S電晶體的汲極，該第六 PM0S電晶體的一汲極，係電性連接至該第一關〇s電晶體的沒極’且該第六PM0S電晶體的一閘極，係電性連接至該第二NM0S電晶體的汲極；

13686pif.ptd 第 23 頁 1249301 六、申請專利範圍一第七Ρ Μ 0 S電晶體，該第七Ρ Μ 0 S電晶體的一源極，係電性連接至該第三及該第五PM0S電晶體的汲極，該第七 PM〇S電晶體的一汲極，係電性連接至該第二NM0S電晶體的汲極，且該第七PM0S電晶體的一閘極，係電性連接至該第一NM0S電晶體的汲極；一第三NM0S電晶體，該第三NM0S電晶體的一沒極，係電性連接至該第一NM0S電晶體及該第六PM0S電晶體的沒極’该第三NM0S電晶體的一源極’係電性連接至該接地電壓，且該第三NM0S電晶體的一閘極，係電性連接至該第七 PM0S電晶體及該第二NM0S電晶體的汲極；一第四NM0S電晶體，該第四NM0S電晶體的一汲極，係電性連接至該第二關〇S電晶體及該第七PM0S電晶體的汲極’ δ亥第四N Μ 0 S電晶體的一源極’係電性連接至該接地電壓，且該第四NM0S電晶體的一閘極，係電性連接至該第六 PM0S電晶體及該第_NM〇s電晶體的汲極；一第一反向器，電性連接在該第七PM0S電晶體及該第四NM0S電晶體之間的一接點上，並且輸出該時脈放大器的一第一輸出訊號；以及一一第二反向器，電性連接在該第六PM0S電晶體及該第三NM0S電晶體之間的一接點上，並且輸出該時脈放大器的一第二輸出訊號。卜如申請專利範圍第4項所述之訊號偵測電路，其中每一該些第一及第二閂鎖器，係為S-R閂鎖器，而且該些 S-R閂鎖器包括輸入該第一或該第二時脈放大器的該些第

13686pif.ptd ----- 第24頁 1249301 六、申請專利範圍 " -- 一輸出訊號的一設定端點，以及輸入該第一或該第二時脈放大器的該些第二輸出訊號的一重置端點。 6 ·如申明專利範圍第1項所述之訊號谓測電路，其中該組合器係為一邏輯N0R閘，且該些雙重放大器的該^ 出訊號，係輸入至該邏輯N0R閘。 ^二刖 7·如申請專利範圍第1項所述之訊號偵測電路，豆該取樣電路包括： ’ 〃 Τ 複數個串聯的D型正反器，其中該些])型正反組合器的該輸出訊號，並且回應一緩衝過的時脈; 人係輸一邏輯NAND閘，且該些d型正反器的該些輪紕，入至該邏輯NAND閘； ^ 邏輯N0R閘 ’且該些D型正反器的該些輸出，係輸入至該邏輯N0R閘；以及一閂鎖器，用來回應該邏輯NAND閘與該邏輊該些輸出。、饵N〇R閘的 8.如申請專利範圍第7項所述之訊號偵測電該取樣電路包括五個D型正反器。 9 ·如申請專利範圍第1項所述之訊號偵測電在基本時脈訊號的多數個不同版本包括其第及第三版本。 ^ 1 0 · —種訊號偵測電路，包括：一延遲電路，用來接收一基本時脈訊號自具有不同時間延遲關係的第一、第二、二號； —以及第三時脈訊其中其中第以 ’並且產生各

第25頁 1249301 六 '申請專纖圍 '" ' " ，數個雙重放大器，響應該些第一、第二、以及第三、脈Λ號’分別將複數個輸入訊號與複數個參考電壓訊號目比較，而偵測該些輸入訊號中的有效訊號； σ 組合器，藉由組合該些雙重放大器的該些輸出訊號，產生一組合訊號；以及取樣電路，根據該基本時脈訊號，對該組合訊號取樣，並且產生一輸出訊號；以及一功率下降控制器，響應一功率下降訊號，釋放該取樣電路的該輸出訊號。如申請專利範圍第10項所述之訊號偵測電路，其該延遲電路包括具有複數個串聯的緩衝器的一緩衝器、’ ’而且其中該基本時脈訊號係輸入至該緩衝器鏈。 1 2 ·如申請專利範圍第丨〇項所述之訊號偵測電路，其中每一雙重放大器包括：々一一第一時脈放大器，分別響應該些第一、第二、以及第一時脈訊號；將該些輸入訊號與該些對應參考電壓訊號相比較； • 一第二時脈放大器，分別響應該基本時脈訊號的該些不同版本’將該些輸入訊號的複數個反向版本與該些對應的反向參考電壓訊號相比較； σ :第一閂鎖器，且該第一時脈放大器的該些輸出訊號’係輸入至該第一閂鎖器；〇 :第二閂鎖器，且該第二時脈放大器的該些輸出訊號’係輪入至該第二閂鎖器；以及

13686pif.ptd 第26頁 1249301 六、申請專利範^ " ' ' 口、=邏輯NAND閘，用來接收及組合該第一及該第二閂鎖 =的該些輪出訊號，並且產生該雙重放大器的該輸出訊號。卜•如申印專利範圍第1 2項所述之訊號偵測電路’其中每一，些第一及第二時脈放大器包括： , 厂第—pM0S電晶體，該第_PM〇s電晶體的一源極，係電性連接至一電源電壓，且該第一PM0S電晶體的一閘極，係電性連接至一反向時脈訊號；第一及第二NM〇S電晶體，每一該些NM〇s電晶體的源極’係電性連接至一接地電壓，且每一該些NM〇s電晶體的問極’係電性連接至該反向時脈訊號；第一及第二PM0S電晶體，每一該些NM0S電晶體的源極，係電性連接至該第一PM〇s電晶體的一汲極，且每一該些PM0S電晶體的閘極，係分別電性連接至該第一及該第二輸入訊號；第四及第五PM0S電晶體，每一該些PM0S電晶體的閘極，係分別電性連接至該第一及該第二參考電壓訊號；一第六PM0S電晶體，該第六PM0S電晶體的一源極，係電性連接至該第二及該第四PM0S電晶體的汲極，該第六 PM0S電晶體的一汲極，係電性連接至該第— NM〇s電晶體的汲極，且該第六PM0S電晶體的一閘極，係電性連接至該第二NM0S電晶體的汲極；一第七PM0S電晶體，該第七PM0S電晶體的一源極，係電性連接至該第三及該第五PM0S電晶體的汲極，該第七

13686pif.ptd 第27頁 1249301 六、申請專利範圍 PM0S電晶體的一汲極，係電性連接至該第二NM0S電晶體的汲極，且該第七PM0S電晶體的一閘極，係電性連接至該第一NM0S電晶體的汲極；一第三NM0S電晶體，該第三NM0S電晶體的一汲極，係電性連接至該第一NM0S電晶體及該第六PM0S電晶體的淡極，該第三NM0S電晶體的一源極，係電性連接至該接地電壓’且該第三Ν Μ 0 S電晶體的一閘極，係電性連接至該第七 PM0S電晶體及該第二NM0S電晶體的汲極；一第四NM0S電晶體’該第四NM0S電晶體的一沒極，係電性連接至該第二NM0S電晶體及該第七PM0S電晶體的汲極，該第四NM0S電晶體的一源極，係電性連接至該接地電壓’且該第四NM0S電晶體的一閘極，係電性連接至該第六 PM0S電晶體及該第_NM〇s電晶體的汲極；一第一反向器，電性連接在該第七PM0S電晶體及該第四NM0S電晶體之間的一接點上，並且輸出該時脈放大器的一第一輸出訊號；以及一第二反向器，電性連接在該第六pM〇s電晶體及該第二NM0S電晶體之間的一接點上，並且輸出該時脈放大器的一第二輸出訊號。七1 4 ·如申請專利範圍第〗3項所述之訊號偵測電路，其中每一該些第一及第二閂鎖器，係為S-R閂鎖器，而且該些S-R閃鎖器包括輸入該第一或該第二時脈放大器的該些第一輸出訊號的一設定端點，以及輸入該第一或該第二時脈放大器的該些第二輸出訊號的/重置端點。

1249301 六、申請專利範圍 1 5 ·如申請專利範圍第1 〇項所述之訊號债測電路’其中該組合器係為一邏輯閘，裏該些雙重放大器的該些輪出訊號，係輸入至該邏輯N0R閘。 1 6 ·如申請專利範圍第1 〇項戶斤述之机1 2 3 4 5虎偵測電路，其中該取樣電路包括：、衩數個串聯的D型正反器，其中該些D型正反器接收該組合器的該輸出訊號，並且回應〆緩衝過的時脈訊號；一邏輯NAND閘，且該些J)型正反器的該些輸出，係輸入至該邏輯NAND閘；一邏輯N0R閘，且該些!）型正反器的該些輸出，係輸入至該邏輯N 0 R閘；以及一閃鎖器，用來回應該邏輯NAND閘與該邏輯N0R閘的該些輸出。 1 7 ·如申請專利範圍第1 6項所述之訊號偵測電路，其中該取樣電路包括五個!）型正反器。

13686pif.ptd 第29頁 1 8.如申請專利範圍第1 〇項所述之訊號偵測電路，其 2 。中該功率下降控制器包括一邏輯N0R閘，且該電壓下降訊破與該取樣電路的該些輸入訊號，係輸入至該邏輯N〇R 閘。 3 1 9· 一種偵測一訊號之方法，該方法包括： 4 接收一基本時脈訊號，並且產生分別具有不同時間延遲關係的多數個該基本時脈訊號的不同版本，· 5 響應該基本時脈訊號的該些不同版本，分別將複數個輸入訊號與複數個參考電壓訊號相比較，以偵測該些輸入 1249301 六、申請專利範圍訊號中的有效訊號；響應至少一有效輸入訊號，產生一組合訊號；以及根據該基本時脈訊號，對該組合訊號取樣，以產生一輸出5虎。 2 0 ·如申請專利範圍第1 9項所述之方法，其中該組合訊號是在該基本時脈訊號的五個時脈週期期間所取樣。 2 1 ·如申請專利範圍第1 9項所述之方法，其中產生該些不同版本包括產生第一、第二、以及第三版本。 2 2 · —種偵測一訊號之方法，該方法包括：接收一基本時脈訊號，並且產生分別具有不同時間延遲關係的第一、第二、以及第三時脈訊號；響應該些第一、第二、以及第三時脈訊號，分別將複數個輸入訊號與複數個參考電壓訊號相比較，以偵測該些輸入訊號中的有效訊號·，響應至少一有效輸入訊號，產生一組合訊號；根據該基本時脈訊號，對該組合訊號取樣，並且產生一取樣訊號；以及響應一功率下降訊號，選擇性地釋放該取樣訊號。 23·如申請專利範圍第22項所述之方法，其中該組合訊號是在該基本時脈訊號的五個時脈週期期間所取樣。