TWI247312B - Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage - Google Patents

Description

1247312 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種電子記憶體，特別是相關於快閃可 抹除記憶體之技術中的可抹除可程式化之唯讀記憶體 (“EPROMs”）。 " 【先前技術】 半導體記憶體係由許多記憶胞所組成，其可用以儲存資 料。此資料係以各種形式的字元(word)或位元組(byte)來描 述，而形成一位元群組(bit group)儲存於記憶胞内。當資訊 從半導體記憶體中被讀取時，則形成此位元群組之所有單一位 元(bit)便同時從包含這些位元的記憶胞中被讀出。同樣的， 若此半導體記憶體係為一記憶胞可多次重複寫入資料之記憶 體’則由這些早一位元所形成的位元群組(bit group)，如一 字元或一位元組，將以單一位元(bit)同時被寫入記憶體中。 請參閱圖示，第一圖係用以說明習知之可重複寫入記憶體 中，由位元所形成字元、位元組或位元群組如何同時被寫入之 架構，此記憶體係為如美國專利第6355524號中所述一般形式 之快閃式可抹除之程式化唯讀記憶體（flash-EPROM)。資料係 被儲存於以行列交錯排序之記憶胞中，每個記憶胞係為N型分 閘浮動閘型場效電晶體，其中包括源極（S〇urce)S、汲極 (Drain)D、浮動閘極(Floating gate)FG，控制閘極(overlying control gate) CG、選擇閘極(Select gate) SG。 當控制閘極CG與源極S施加一額定控制電壓(nominal control voltage)，並對SG和源極S同時施加一額定存取電 壓(nominal access voltage)，記憶胞中的場效電晶體的浮閘 啟始電壓（threshold voltage)夠高，場效電晶體將為關閉， 此時每個記憶胞20習慣定義為低邏輯態（low logic)或 是”〇”。在程式化之操作過程中（01^1^腿丨呢叩61^(:丨〇11)，於 浮動閘極FG導入電子（introducing e 1 ectrons)以提高其啟始 1247312 電壓，可達到邏輯態，，〇，，之狀態。當記憶胞中的場效電晶體的 浮閘啟始電壓（threshold voltage)夠低，施予額定之控制電 壓在源極S及控制閘極CG，並伴隨著在選擇閘極SG與&極s 施予額定之存取電壓，可造成場效電晶體開啟，此時每'^記 胞20習慣定義為高邏輯態(high logic)或是”1，，。 “ 在一抹除操作過程中，邏輯態”1”可藉由從浮動閘極移除 電子以降低啟始電壓的方法來達成。拿來儲存一個字或一個位 元組的位元的記憶胞2〇是排成一列的記憶胞2〇。 / 記憶體中的記憶胞20係由列解碼器22及行解碼p 24定 址。第一圖中的EPROM更包括了寫入暫存區26、感應ra放大哭 28、讀取暫存區30以及EPROM中用以與外界交互作用I輸入^ 輸出之電路/接腳32。列解碼器22利用連結於選擇閘極&的 字線34 ,來存取一列記憶胞22。此外，解碼器22並藉由源極 線(Source line)36 與源極s相連，以控制線(c〇ntr〇1 iine)38 與控制閘極CG相連結，以及以基極線(B〇dy line)4〇盥記憶 胞間之通道區域相連結。行解碼器24 連結於祕D、^、 line)42來存取一行之記憶胞。在讀取操作或是 入操作過程中，一列中特定的記憶胞群組2〇的選定，係由 一特疋解碼為22去決定列，以及利用一特定解碼器μ去選揠 具有這些記憶胞20那一行。 、 ，第一圖中的EPROM在讀取過程中記憶體接收了一對供 應電壓(Supply voltage)，記憶體在其中操作。#由抹除右、 ，憶胞為邏輯態”1”，一寫入的動作被執行。接著在所選定的 記憶胞20巾執行-程式化操作，同時將其寫入為邏輯態，，〇”， 此私式化操作之進行係藉由提供給這些記憶胞之控制閘極 以及其源極S歧極D -程式化電壓，此賴比Ep_之 ，應電壓其中較高者還高，用轉電子導人浮動閘極，以 其啟始電壓值到達為邏輯態，，〇，，。 此程式化電壓係由内部之高電壓產生器電路所提供，並沿 1247312 著控制線38，以及源極線36或字線42之一傳輸至記憶體之 記憶胞20内。然而，電壓會沿著連結於高電壓產生器電路到 記憶胞20之間的電路，包括線路38以及源極線36或位元線 42之電路而有所損失。由於所有在位元群組裡的位元（如字元 或是位元組）皆同時被寫入此第一圖的中，使得被抹除 ，邏輯態”0”之記憶胞之數量有多種可能，可能由〇至整個的 記憶胞群組，在將記憶胞2〇抹除為邏輯態，，〇，，時，電壓損失之 值亦有相當多種可能。 在某些例子中，隨著記憶胞編譯為〇的數目而變動的電壓 1失，可能會造成程式化電壓可能過高或過低而無法達成適當 程式化之目的。若程式化電壓過高，其中某些記憶胞2〇之啟 始電壓可此會被提昇的過高，這種「過度程式化」 (overprogramming)可能會使後續的操作中產生不完整的抹 除。一些記憶胞20會受到損害導致源極與基極間卯接面毀損 或是閘極之電介質毀損。 、 若是程式化電壓過低，某些記憶胞可能會無法擁有足夠 到邏輯態為0之電壓。結果造成「程式化不足違 (undenDrogramming)，這些記憶胞可能會在讀取之過程 不正確的被判定為包含有邏輯態”Γ，。故寫入資訊於Ε_此 體中時，皆希望在寫人過程的精確度能獨立於將位元資 料同時被寫入記憶體時的邏輯狀態。 、 【發明内容】 月提供了-種記憶體，其用以將位元群組(如字 ί瓜;^寫人祕體中的記憶胞之電流/電壓時，係可利用函塞 來進行权正’此函數係騎在—對姆 八 邏輯態的位疏量的函數。使得將位元群: 當的記憶胞時麟確度，獨立於這些位 $ 的精確度可確實的概善。 使寫Λ 1247312 5 Jf的是，依據本發明揭露之記憶體包括了複數個記情 皆憶f係位於複數個記憶胞群組令，每個記憶胞植 上之記憶細以齡位元群財的位元 ②線=記憶胞群組中的所有記憶胞，皆和ΐ玆關 將記憶胞群組中的資料位元寫入時 iff提供多少大小之電流/電壓值於寫人導線ϊ 憶，的記憶胞。此函數為位元中己 而減少寫入時發生錯誤的機會。 垒電机值， 寫入電路通常包括—運算電路及—校正電路 3用，多^整數集合，其中每個整數集合皆至少包含 2 si數的整數的整數集中，整數係為連續整數，如1， 群都會同時起始依序由°至每個位元 健數。整數不狀其他數集中的每 位=目，耗圍通常從2個到比每個位元群組中的 胞時胞雜中的記憶 與位，邏輯態之:元 信號來代表這個決心接著以校正電 應之校正後的電流/電壓予以相連結之寫入導線—目對 1247312 增加整數集的數目通常合改盖 數集的數目可能增加電路“：二的準確度。然而增加整 情況令，伽練集_沁在某些 ii:在改善寫入準確度與降低電路數:：乍:ϊί: 每個if ϊί電ίίί:座寫入供應端可選擇性的電性連結於 用以iϋ ^、應端提供電流/翅於寫人導線中， 記憶胞群組中的記憶胞中。 从線相連結之 入供i交要/、= 广供應端之電流做校正或校正寫 ^供應知之。在—電流校正進行過程中 其各自鮮祕料線，雜寫入=2 ! ί、Γ 、寫人供細電流。每個電祕應元件依照其所 相，應的7G狀運算訊制航，而提供其供應導線不為^之 正過程中，校正電路調節寫人供應端“ 電堡以補彳貞在電路中的電壓損失。使得在選_合寫入供應端 到寫入導線之間，每個寫人導線中的電壓都近似於相同，^論 位元群組中沿著寫入導線同時被寫入記憶胞的的位元^ 數量為第一邏輯態。 本發明揭露之記憶體係為一典型的可抹除可程式化唯讀 記憶體，例如一記憶胞在寫入前可被抹除的快閃EPR0M。在= 記憶體中，在寫入供應端中之電流及電壓係為程式化之參數。 本發明可避免形成習知的快閃EPROM中「程式化不"足」 underprogramming及「過度程式化」overpr〇gramming所造么 的缺點。因此本發明較習知之技術確實有所進步性。 【實施方式】 1247312 夕s =3實==述中’「連結」—詞除特別有其他用法 同樣的，「線段」指的是電氣線或 導體。所有以下減之場效電晶體，若 通道絕緣閘極場效電晶體。 UflU U A Μ π 所為依據本發明所組成之快㈣R0M，其 醜之位元數邏輯㈣而自滅正電流或 =。第-圖所述之ΕΡ_之核心係為複數個行列交錯而成的 ^似記憶胞50所組成’記憶胞5〇各自儲存位元資料，其中每 G位=狀態若=為高邏輯態(high“Γ即“邏輯 怨（low logic) 0 。 ^在第二圖描述了同一列上的三個記憶胞5。。此三個所示 ^憶胞^)、係為用以儲存—位元群_記憶胞群組中的一部 份，此位7G群組係指在此記憶胞_組巾同時被寫人或是讀出。 祕為「單元」位元群組，以區隔其他位元在 EP_中係为為兩次或更多次被寫入及被讀取的位元群組。單 兀位元群組的例子中包括字元和位元組。一用以儲存單元位元 群組之纪憶胞群組此處被稱為一 r單元」的記憶胞群組。 一舉例來說，第二圖中所述之三個記憶胞5〇係可為一單元 位70群組中排序第一、第二及最末之記憶胞。所述之最末之記 憶，50可為8-bit位元組中的第8個記憶胞，或為一 16—bit 的字το中的第16個記憶胞等P在一用以儲存單元位元群組之 連續位元的單元記憶胞群組中，其中的記憶胞5〇通常會被規 則的分隔開，藉由其他包含有一固定數量之記憶胞5〇，並且 數，等於或大於1的記憶胞群組的記憶胞50。舉例來說，如 =二圖所述的前兩個的記憶胞5〇代表了一單元記憶胞群組的 前兩個記憶胞，前兩個記憶胞50之間的點，表示有一個或更 多的其他記憶胞50存在這兩個記憶胞之間。 每個記憶胞50係由可變起始電壓的場效電晶體來執行動 作’此電晶體最好是由分閘浮閘元件構成。每個記憶胞5〇中 1247312 電晶體具有一對源極/沒極區域(s及D)，藉由記憶 广區所區隔開’浮動閘極覆蓋在源極 ^ ^ 覆之麵極 5〇之一。 通道區上。如第二圖所標示之記憶胞 體美效電晶體之通道區，係為一適當摻雜有半導 ⑴土其t 的一部份，此_區包括源極/没極區域«及

ί每個SD區域之間形成一卯接面。閘極叩、CG ϋ間，彼此間都互相絕緣。源極/沒極區域(S及D)各 典及沒極，為了便於說明，以下稱為源 部八延二'心产，雖5第二圖並未指出，但當選擇閘極SG ° 77申，及極D，浮動閘極部分延伸超過源極S。 於wH記憶胞5〇之外’如第二圖所示之EPR0M，尚包括了 接腳52、—寫人暫存區54、—列解碼器56、 電電路58、—校正/電壓增益電路、—源極線高 擇f 62、一源極線解碼器64、-控制線解碼器66、-愿66之高電壓產生器68、—用於解碼器66之低電 私紐Ί選擇線解碼器72、一基極線解碼器74、一用 74之高電壓產生器76、一群組的感應放大器以及一

=取=存區 8G。it件 52、54、56、58、6G、62、64、66、68、 扯靡龍?1[ 76、78以及⑼係連結在低供應電顧、Vss及高 23IDD°在Vss與Vdd之間電壓差Vss 一 Vdd係可定義為供應 電壓的辄圍。典型之高電壓為3V，低縣為GV(接地參考值）。 ，件 54、54、56、58、60、62、64、66、68 以及 72 組成 宜用以對記憶胞5〇進行程式化，將資料寫入記憶胞50 、.…入電路可包括如以下所述之基極線解碼器％，如稍後 2述二其可在程式化之過程中供應記⑽5〇所使用之低電 產己憶胞50為一N通道型場效電晶體，程式化使得記 憶胞5G某些部分的程式化電壓提高，而高於高供應^^壓I。 12 1247312 這些圮憶胞部分可為以下所述之控制閘極C(j及源極§。在適 §的修改程式化的連結後’這些被提高到程式化電壓的記憶胞 部分’亦可以為控制閘極CG極及〉及極D。本發明之主要係應 用於程式化電壓系施加於CG和汲極D的情況Γ το件66、70、72 ' 74以及76構成用以抹除記憶胞5〇之 第二圖中所有之記憶胞50 一般係同時被抹除為邏輯 恶1，以致它們的起始電壓皆處於低電壓值。記憶胞5〇可形 ^ EPROM區域中的-雜，通常稱為麵（⑼㈣或磁庫 ^ank)。其以行列交錯分布在一較大的快閃EpR⑽中並 3-1固EPROM區域的記憶胞可以被同時抹除；而在不； 自每個其他不同的™1 2 3 4 5 6 7區域中的記憶胞，可各自分別 被採除。 啡ΐίΓί·?人單故億麟後，在f料再讀以此單元 ^隐胞群乡且之剛，將執行一抹除程序。因此，在有任 % 化為邏輯態，，〇，，之前，所有記憶胞群ί的 f卜一抹除操作程序可被設想為寫人 喟的耷入#皮^ 。以而，此處所使用之快閃EPR0M，其中所 明的寫入転序係僅指一程式化過程。 13 1 84 ^480 2 接征解碼64及74，因其可在讀取過程中， 3 胞50所用低電麼，故可 2 4 使此寫入、抹除、讀取電路中 々=_取玉路。 5 係上述三電路之部&祕中有箱重豐，因解碼器66及72 6 出/於 1所ί ?記胞50被同時抹除成邏輯態Τ後，藉由用鈐 7 入程序記憶胞刚中，來執行-寫 定整數，如—字元組*包括有n個位元數，其中η為固 η為固定整數;^ ^數’一位元組為8位元數。因為 8 在苐一圖中的EPR〇M實施例中，每個其他的 1247312 皆具有同樣之位元數。輸出/輸入電路/接腳52 f 群組以n個輸人位元訊號A。，Al"丄，利用η 條線路82提供至寫入暫存區54暫時儲存。 沾时回應一寫入選擇訊號^s，寫入暫存1 54將每個暫時儲存 Ζ η位元群組訊號β°，βι..心（或總稱，，位元 中，利用11條線路84，傳輸至寫入資料運算電路明

Ut暫f區54也可將每個暫存的單元位元群組，利用η 條線路86傳輸至行解碼器56。 電路包t之邏輯電路58，可藉由運算位元群組 (V〜V的、位Ϊ?輯狀態’來產生m個元件的運算訊號 =Γ:) ’其中m為複數整數。如上所述。每個單元位元 ^組中的位元狀態係為邏輯態” 0，，或” J ” 最低可能的數目為G，最高可n Γ整里中的，，〇S’數量，係為一由0到η的 —，0’1. ·. · η共有η+ι個整數位於複數個整數集中，1 ΓΞϊ 3都至少會包括此n+1個整數中其中—個。每^ =吊只會在-健數集中出現—次，亦即沒有整數會 超I-個以上的整數集内。而整數集的數目從2到糾。 數。内個以上的整數，則其為連續整 :例來发右η為16,則可能分散於6個 (_l、2、3(c)4、5、6(d)7、8、9(e)1〇、u=^^ ϋ5數I6。而在某些實施例中，每個整數集包括至少兩個(連 運算電路58在位元群組訊號Β中執行位元比較 t定0:=定ΐ數集合，1"匕整數集合中包含有與位於邏輯 tL 1 鮮的錄值；並接著將姆應的單元纪 憶胞群組中的記憶胞20程式化為Q。把Ve用來表 。己 1247312 二號T58則可以提供此運算 w嗯值术表個决疋。在產生訊號V。時，電路58 二而，群組訊中處於邏輯態，，G”的位元數量。 t 不必要的，特別是如果每—個整數集合含有兩個 ii:t續整數時。當每一個整數集合含有兩個或更= 態，，〇，，的H 70群組峨Β中處於邏輯 料=著ΐ數個整數集合，用來處理訊號㈣位元群組中處 Γίί^〜”。這些整數集合和前述用以處理訊號 番邏輯_Gs驗元數的整數集合，是互補的。運算 電路58可以精確的利用跟訊號B中” ls，，（邏輯能”丨” 數集合。以此運作可以得到的運算“，與訊號里B s數目的相關整數集合運算相同，因為訊號b中，， 數目專於π減掉訊號B中” is”的數目。 運算訊號Vc被分配在m條線86，用來當校正/電壓辩M 路60 (之後簡稱為校正電路60) _個元件訊號Vc〇〜v二校 ，電路60具有-個寫人供應端TwR可提供—校正過的程式化訊 號Vp=，程式化訊號VPAS處於比高提供電壓Vdd還高的電壓。塑 應於兀件訊號Vc，以電路60校正Twr端之訊號VpAS所提供的^ 式巧電流/電壓值大小，此校正係以在位元群組訊中處於 邏輯態” 0”的位元數量為函數校正；亦即是以侧的單元纪 憶胞群組中，要被程式化為〇的記憶胞數量為函數校正。受^ 來自上述任何含有兩個以上整數的整數集合的步進效應，當訊 號B的處於，，〇”祕元數量增加時，校正過的程式化訊號^ 通常會增加程式化電流和程式化電壓，因為記憶胞5〇 道的結構。 m 校正電路60包括一高電壓產生器電路用以提供一校正過 的程式化訊號Vpas，其係為一高於Vdd的適當值。此高電壓產^ 15 1247312 器電路通常係利用一電子泵浦技術(Charg—pumping)達成。 在後續的第二圖及第四圖中提及，如何執行電路⑼以提佴雷 壓增益以及電流/電壓校正的例子。 〃 ％ 寫入供應端Twr係連結於一寫入供應線88，供應源極 電壓選擇H 62 -校正後的程式化訊#丄。響應於源極線^ 壓，擇器訊號L ,選擇器62 一選定的程式化訊號 及南供應電壓Vdd於線路90，為一源極高電壓訊號VpHs。告 ，號VSHS係在-可程式化值(如Vdd)，程式化訊號 應於線路90，用以選擇程式化/寫入。所以若在一寫入過供 線路90係選擇連結於節點TwR用以接收訊號—。在盆他 候，例如抹除或讀取過程中，藉著設定選擇訊號Vsh^一不^ 程式^的值(如Vss)，提供供應電壓Vdd於線路9〇。 高電壓訊號Vphs以線路90供應於源極解碼器64為 供應電壓。解碼器64接收-源極線選擇（或是麵/控孔二 :以及一群組的列定址訊號V_。在一程式化/寫入過程;Γ k擇訊號係為-可程式化值。訊號Vsls纟讀取過程曰 響應於選擇訊號vSLS以及列定址訊號ν_，以 為高供應電壓，源極線解碼器64提供—群“源 =寫入訊號Va，於個別的源極線寫人電導線92， 你、 結於記憶胞陣列中—列或更多列的記憶胞5q、之源^ 情H佳實施例中，每個源極線寫入導線92係連結四列記 源極’用以提供源極S 一相關之寫入訊號VsL。當選 ^號pHS及VSLS皆被設定為其個別可程式化 碼 點.r那一列的寫入導線92及其他中間的電路= 16 !247312 更值得注意的是，列定址訊號Vrad個別相當於記憶胞50 歹】的列。母個疋址訊號L具有與vss相同之低電壓，以及 ^ v⑽相同之高電壓。設定訊號ν_其中之一的值為vss，以選 $相對的一列記憶胞50。當選擇訊號Vsls為其之可程式化之 二源極、線解碼器、64可藉由線路90❿連結於一列記憶胞5〇 係透過連結那—觸寫人導線92。當選擇訊號— β"9疋為其可程式化之雜，如上述之描述，高電壓選擇器 、、、口 了線路90到寫入供應端TwR。因此在一程式化/寫入過 中=於被選定列中的記憶胞50，源極係與端點T,連結。 雜ίίίί翻失在巾發生，#每悔極線導線92被 j連^於寫人供應端TwR，特別是源極線解碼器64。在一程 1、、祕二過矛王中.、’寫入導線92的源極寫入訊號VsL，將提供 記;ΐίΐ電’予寫入導線92相連結的被選定之列之 電壓Vpps纽上錄L但在有時候小 -⑽Vpps，通常大於 程式化電壓V4在列如以下描述的’ 中，使所的列中，、 胞群組有乡少被程式化，不論在此單元記憶 列定址訊號VRAD通常被產生為 擇，用於-次的-程式化/寫入過程中如 極線寫入導㈣最好触於 列的記憶胞被選擇用以程式化，f f 5nG之源極S。當一 VsL，係同樣以Vpps被施加=一5導線92中的寫入訊號 因第二圖中EPROM之其他^ 源極。f而， 憶胞50中沒有處於程式化。使其他三列中的記 Λ就Vsl在所有其他導線92中 1247312 係為Vss。 在讀取過程中，設置到達源極解碼器64的選擇訊號v哪 在/，不可程式化之值，並結合設置到達高電壓選擇器62的選 ，訊號Vw可程式化值，造成寫人訊號在所有的寫入 導線92為Vss。在抹除過程中，設置訊號VshsA VsLs為其個 ^不可程式化（或抹除選擇）值，可有效選擇性的電性斷路 (electrically disconnects)從解碼器64到所有的導線92。 導致抹除時，在導線92的訊號62浮置。 、、 控制線解碼器66係被連結於高電壓產生器68，辟 94用以接收-高控制程式化·-，大致上大於控制程 式化，壓Vrac通常比Vss大1〇v，也常大於源極程式化電壓 ί ==過_96提供解碼1166 —低控制抹 除電£ VELC，大致上小於Vss。抹除電壓vELC通常小於v 1()V。 解碼器66 it常接收列定址訊號^及一群組 =選 通常有兩個，其中之一與 ί H 號^相同。程式化/寫入、抹除及讀取被選^ 係藉由產生選擇訊號\「as在適當值。 接供響及獅錢^，控魏解碼器66 &供-群組的控制線寫人信號Va於控制線寫人導線⑽ 別Π 的記憶胞5G之中的控制閘極‘在 二=實施例中，其中每個源極寫人導線98係連結 J ，胞的控侧極CG ’狀提供這她侧極e(J相 ^ 。一與二特定之控制線寫入導線98中連結的四n胞 中，母一列彼此皆被連結於不同的源極寫入導線92。心 控制閘極解碼器在以下四個電壓時（從最 VDD，Vss，VELC，提供不同的每個控制寫入訊號^。^程化 /寫入過程中，只有在電射PHe，Vss時提 在知式， ，胞50可以進行程式化，當它的控制閉極c ^ = ^ 收一控制程式化電壓I以及當它__^ = 1247312 收到輕微的較低之源極程式化電壓Vpps。一記憶胞5〇非進行程 ^化’係當他的控制閘極CG接收控制電壓，但它的源極s 從，極解碼器64接收供應電壓Vss。同樣的，一記憶胞50非 進行程式化，當它的源極S接收源極程式化電壓VPPS，但它的 控制閘極CG卻從解碼器66接收電壓Vss。 、、當選擇訊號Vas被提供於控制線解碼器66中在一個值， =選擇進行程式化/寫入，並將列定址解碼訊號其中之一設 疋為Vss，以選擇一列之記憶胞5〇。

從解碼器66提供控制線寫入訊號Va為高程式化電歷 Γ甘’以r控制線寫人導線98，提供於所選擇列的記憶胞列以 ，、他二列。在其他的寫入導線98中，訊號Vcl為Vss。在同 这’到達源極線解碼器64及高電壓選擇器62的選擇訊號Vsk ϋ被f定為其侧之可程式化之值，狀使—源極線寫入 為-程式化縣Vpps，從解 64被提供湖以連結 巧列的記憶胞列以及其他三列的源極線寫入導線犯。即 ，(a)包括被選定列的四列記憶胞，同時接

PPS1虽寫入導線92及98被連結記憶胞5〇,因為以上 有ΐ選定的列會同時接收程式化賴VPHC和Vpps。導 致-有選1列中的記憶胞50可進行程式化/寫入。

為讀ί操作中’設定在控制線解碼器66的選擇信號VcLS 擇讀取’並結合設朗定址峨^其中之 導中^應的歹,J，造成在所選擇列的控制線寫入 ίϋ 在其他所有寫入導貪98中，皆為vss。在-抹除 。這使得所有的 其中之-，其中的每抹:區二胞都 19 1247312 同區域的S己憶胞則不一定同時被抹除。在每個沒有如記憶胞 50所在區域同時被抹除的區域，在Vss時，訊號^被提供於 線路98。 k擇綠解碼器72接收列定址訊號yRAD，以及一個或一個以 上的選擇線選擇（或選擇/控制）訊號Vsgs(為了便利，之後所提 及皆為複數，，即使可能只有一個選擇訊號Vsgs)。程式化/寫 入、抹除及讀取係藉由所提供選擇訊號Vsgs適當的值被選擇。 響應定址訊號Vrad以及選擇訊號VsGS，解碼器72提供一群組的 列，擇訊號Vsg於字線⑽，個別相對應每—列記憶胞5〇。每 ，字線1()()皆連結於不同列記憶胞的麵酿SG。當選擇訊 唬Vsgs為選擇進行程式化/寫入之值，在所選定列的記憶胞的字 線/00中，列選擇訊號vSG係為Vss、Vdd之間的中間電壓， 但很接近Vdd。中間電壓vITM，通常大於Vss 2V並小於Vdd IV。 列選擇訊號VsG在所有其他的字線1〇〇中係為Vss。 在一讀取操作中，設定選擇訊號VSGS在選擇線解碼器72 為一選擇讀取值，造成在所選定列的記憶胞的字線丨⑻中，列 選擇訊號VSG為VDD。在讀取的過程中，列選擇訊號VsG在所有其 ，的子線100中為Vss。在一抹除操作中，設定選擇訊號VsGs 選擇抹除值，造成在所有字線⑽中，列選擇訊號VSG為 ^，通常大於Vss 2V並且小於Vdd lv。在一 epr〇m區域中沒 f如同所述之區域同時被抹除的區域中，訊號I在字線中為 V SS ° 此處描述了解碼器、64, 66以及72以及第二圖中所述的個 ^解碼器。然而’源極線解石馬器64以及控制、線解碼$ 66係同 二操作。如以上所述，提供予解碼器64的選擇訊號Vsls之係一 :型k供給解碼恭64之選擇訊號vCLS之一。解碼器64中用以 处理列定址訊號Vrad及選擇訊號vSLS之部分電路，與解碼器66 :用，理公址訊號V_及選擇訊號Vas的部分電路係；相 冋。在一些貫施例中，在校正電路6〇中的部分高電壓產生器 20 1247312 電路田與形成高電壓產生器68的部份電路，係為相同。 路it進^選擇線解碼# 72中列定址訊號V咖的部分電 ;:與:以在解瑪器64和66中進行^的部分電路為么電 ί:， ⑽、72所需求之電路總數量可以被減^， 糟，將其合併形成—可分解之_·。在__些實 ίΪίί1 68以及在校正電路60中的高電壓產生電路，同ΐ 起。元件60、62、68、7(3可形成可分解之列解碼 基極線解碼器74係被連結於高電壓產生器76， =2來接收-高基極抹除電M Vehb，其大致上大於i ;基極抹 除電壓Vehb通常t匕Vss高8V。響應於一基極線選擇訊號I禾 解碼器74提供一基極線訊號Vbl在一基極線丨〇4中，予所有記 憶胞50之基極區域（包括通道區域）。選擇信號^被提 一 值，用以選擇程式化/寫入或是讀取操作，並以其另一個值 以抹除。當選擇訊號Vbls為用以選擇程式化/寫入或是讀取 值，基極線信號Vbl係為Vss。 ΰ 一當選擇訊號Vbls為一抹除選擇值時，基極線訊號VBL係為一 高抹除電壓V™。當送至解碼器的64、66、72内的選擇訊號 Vsls、Vas以及Vsgs同樣也為其各自之抹除選擇值時，所有的= 第二圖的EPROM的記憶胞50皆同時被抹除為邏輯態”丨”。在所 述記憶胞50形成較大的EPROM的同時抹除區域的例子中，其 中較大的EPROM的同時抹除區域包括一個或更多的同時抹除 區域，每個區域係各自進行抹除。在每個未與所述區域同時被 抹除之EPROM區域，基極選擇訊號vBL被提供為vss，藉由基極 線到達所有的記憶胞的基極區。 & 部分形成高電壓產生器76之電路，可與部分形成高電壓 產生器68電路相同。以及在一些實施例中，亦與在校正電路 60中之部分高電壓產生器電路相同。所以高電壓產生器76可 以與高電壓產生器68合併，在一些實施例中，同樣可與校正 21 1247312 66、68 簡碼②，其已包括元件6G、62、64、 及，—群組的行定址訊號VeAD’以及上述所提 4务/皆、>暫存區54至線路86中的位元群組訊號B，在一程 3匕/_寫人操作過程中。在每—行中’藉由承餘 人2線106，記憶胞50之沒極D被連結於 、°。ς ° 2選^^ V4-選擇程式化/寫入操作之值，y元6的g 解ΐΐΐβ暫ί於=人暫存區54中，以線路86傳輸訊號B到行 ί = f巾。·於行定址婦丄，解 56藉由在位^ η條線，來提供單元位元群組。在這些所選 j位瓜線1G6中’位元狀態為邏輯態，，〇，，的，位元線訊號％ 為Vss ;位元狀態為邏輯態”i，，的，位元線訊號％為I 他，元線106中，解碼H 56所提供位元線訊號㈣％。。/、 定址訊號VRAD和VCAD和選擇訊號VSLS，VOS, VSGS的結合，使得 列的η個S己憶胞50會被選擇來執行程式化/寫入的操作。每 個被選疋的#憶胞50，其没極D是被連結在一位元線1〇6， 其中位元線106所承載之位元線訊號vD為vss。此記憶胞的汲 極D接收低供應電壓Vss(通常是〇v)，它的源極s接^源程式 化電壓VPPS(通常是超過Vss 6V),它的控制閘極CG接收^ 制程式化電壓Vphc(通常超過Vss 10V)，還有它的選擇閑極^ 接收中間電壓V™(通常超過Vss 2V)。這些電壓狀態製造了一 個高能量的電子流（熱載子)從記憶胞50的汲極d流到源極s。 因為控制閘極CG的程式化電壓Vphc的高電壓值，有一些高能電 子會穿隧到此記憶胞50之源極S附近的浮動閘極％去，以把 此記憶胞的起始電壓從抹除電壓值提高到高程式化電壓值，來 把邏輯態” 0”寫入到此記憶胞50。 每一個被選定的記憶胞50，其没極D是被連結在一位元 線106，其中位元線106所承載之位元線訊號Vd為Vdd。此記憶 22 !247312 胞的汲極D接收高供應電壓Vdd (通常超過Vss 3V)，它的没極 ^接收低供應電壓Vss，它的源極S接收源極程式化電壓Vpps， 它的控制閘極CG接收控制程式化電壓VpHC，還有它的選擇閘極 SG接收中間電壓vITM。雖然這些電壓狀態使得電子從D汲極流 到S源極，但此電子流跟處於邏輯態”〇，，的記憶胞5〇電子流， ^匕起來是相對低能量，因為源極到汲極電壓是Vdd—Vss，通常 疋3V ’疋比程式化為〇的記憶胞5〇的電壓來的低。特別是 對於一汲極接收高供應電壓Vdd的記憶胞50來說，汲極到源極 之電子流是在很低的能量，所以此記憶胞50汲極D到源極s 的電子流中，穿遂到浮動閘極FG的數量很小。此記憶胞5〇的 ，，始，壓保持在一個低抹除值，所以記憶胞5〇保持在邏輯 態 ” 1 ” 。 當有一個或更多記憶胞處在程式化為邏輯態，，〇，，的狀 ，，則流經不須程式化為邏輯態，，〇，，的記憶胞50的電流，會 受到補償。此補償動作係藉由校正TWR端的程式化訊號VPAS，^ 1如何隨著位元群組訊號B中”Os”的數量以及記憶胞5〇要被 程式化為0的數量而變動，來進行補償。上述適用於，位於被 ，擇要程式化/寫入的那一列上的記憶胞5〇，還有在其他列的 屺，胞50。（此其他列係如，與被選擇列同時接收控制程式化 電壓V™的其他三列，以及與被選擇列同時接收源程式化電壓 Vpps的其他三列） 行解碼器56經由線路108被連結到感應放大器78,此感 應放大器78並經由線路110連結到讀取暫存區8〇。放大器π 和線路110的數目通常是η。讀取暫存區經由n條線η2σ連結 到輸入/輸出電路/接腳52。第二圖所述之EpR〇M並包括一 預先充電電路（圖中未示），在讀取記憶胞5〇的資料之前，用 以對位元線106充電到一個適當的預先充電電壓。響應於一讀 取選擇訊號Vrds，放大器78和讀取暫存區8〇被作用於讀取二 資料，此資料儲存在所選定的記憶胞5〇的單元位元群組(此係 23 1247312 藉由Φξ：供於解碼器72和56的定址訊號yRAD及Vcad選定），最後 經由電路/接腳52將資料傳出EPROM。 如上述所述，第二圖的EPROM的記憶胞50陣列可為一較 大的EPROM中可同時抹除之區域，此較大的EPR〇M含有其他如 此一樣的區域，每塊區域可以各自抹除。元件 52, 54, 56, 58, 60, 62, 64, 66, 68, 70, 72, 74, 76, 78 和 80 可以被 連結到所有這些EPR0M區域中。在這個情況下，源極線寫入導 線92、控制線寫入導線98和位元線1〇6可以放置在每個這樣 的EPROM區域。行解碼器56包括全體位元線係垂直於EpR〇M 區巧的行，且被適當的選擇連結於這些位元線1〇6。源極線解 碼器64和控制線解碼器66同樣的包含有全體線路，其垂直於 每個fPROM區域的列，被適當的選擇連結於寫入導線^和98'。 第二圖係說明第二圖之EPRQM的寫入電路的執行，其中校 正電路60利用了一個電流校正技術。第三圖中電路⑼是由㈤ 個電流供應元件組成，m是由2到n的固定整數。令丨為一個 從0到m-1的整數，每一個電流供應元件包含了 一個高電壓產 生器120i和一個場效電晶體122i。在每一個電流供應元件 120ι/122ι中的高電壓供應器120i，藉由線路86中所對應的 導線」，寫入資料運算電路58接收運算元件訊號I。每二個 兀件訊號，同樣藉由線路86被提供於場效電晶體122丨的閘 極。或者每一個元件訊號也可能被供應到一個位準偏移器 (Level shifter圖中未示），由此位準偏移器的輸出訊號到^ 效電晶體的閘電極。 每-個高電壓產生器12〇i，經產生器供應導線腕連結 的源極，此場效電晶體的汲極則和供應 導線126ι連結。每-條供應導線腿在電流&時提供 Vpsi。供應導線126。〜1 26η是連結在一起以及連結到寫

Twr。供應程式化電流ips。〜ipSm l係被力過於端點了: ^

Vpas程式化電流。 座生 24 1247312 當運算元件訊號Vci處在高電壓，對應於邏輯態” r時， 則高電壓產生器120i被作用，場效電晶體122i同樣被開啟； 此係由於訊號Vci的高電壓本身，或若存在一之前所述之位準 偏移器（圖中未示）時，來自訊號Vci產生的相對應位準偏移 (Level-shifted)的高電壓。使用電壓Vdd當作高供應電壓，產 生器120i供應線路i24i —電流，電流之電壓高於Vdd電壓。 這個電流流經場效電晶體122i，在電壓大致等於VPAS，及一個 非零的供應電流IpSi時’產生'^供應知式化訊號VpSi。在這情況 下，所有元件訊號V。。〜Von-!都是在邏輯態” Γ ，所有電流 Ipso〜Ipsm-i都大致相同。或是，電流Ipso-IPSnH可以分別被區分。 例如，每一個電流IPSi+l是電流IPSi的兩倍，反之亦然。對應 一邏輯態” 0”，當一個元件訊號Vci處在低電壓時，場效電晶 體是關閉的，電流IPSi等於〇 〇

每一個運算元件訊號V〇i個別是邏輯態” 〇，，或1，視位元 群組訊號B組在〇(或1)的位元數量而定。既然供應程式化電 流Ipso〜Ipsm-i在寫入供應端Twr是被加總的，且當元件訊號Vci是 處於邏輯態” 0”時，任何電流IPSi為〇，那麼電流Vpas會以位 元群組訊號B的〇(或1)的位元數量為函數來校正。受^用以 從訊號B中產生運算訊號Vc的整數集合的步進限制，電流VpAs 會隨著訊號B中’’〇”的位元數增加而漸進式增加。電流VpAs;^S 少有兩個非〇的值，因為m(電流供應元件的數 120。/122。〜120η/122η )至少是 2。 如之前所述，源極程式化電壓VPPS在程式化/寫入運作時 將寫入供應端Twr的程式化訊號Vpas，轉換成供應給源極線寫^ 導線92的源極線寫入訊號Vsl過程中，電壓會發生損失。^ 的，電流損失也會發生。因為電流群㈣ 處於邏輯態，T的位it數量為函數來校正，亦即以相對應的^ 元記憶胞群組中記憶胞50為”〇”的數目為函數。比起^ 電流Vpas缺乏校正的習知發明，當記憶胞5〇被程式化為〇 ^ 25 1247312 續取ί3,二圖了像式，示讀取暫存區54的内部結構。 :貝^暫存S 54包含了 η位元的位元緩衝區128。每一個 =區128接收-個輸入的位元訊號Α。〜Αη 入細输58,卿由線隸 第四圖說明第二圖中的獅Μ的寫入電路的實施結構，其 中;k正電路60係细電壓控制技術。第四圖巾的電路6 ^ 了-個可變式電阻13Q，—個固定電阻122，—個操作放大哭 通道絕緣雜的場效電晶體136，及一; σ可變式電阻130連結於供應電壓Vss和節點140。運算訊 ，Vc的元件V〇)〜Venn提供給電阻130，用來變動其電阻值Rv， 從了個，值RVl到一個高值Rvh。當位元群組訊號β中，，，〇”的 位兀數是n時，可變式電阻Rv是低電阻值Rv卜由於來自於 用以將訊號B轉換到運算訊號Ve的整數集合的步進限制，電阻 值Rv通f會隨著訊號b中為，，〇”的位元數目增加而減少。 ，定電阻132連結於節點140和寫入供應端TwR。一操作 放大器，134的非變號輸入端（non-inverting(+))接收放大器 輸入電壓Vai，從連結於節點140的線路140。放大器134的變 號輸入端（inverting(-))接收一個的參考電壓Vrf，其通常超 過Vssl.2V。放大器134供應其放大輸出電壓Vaq於線路144， 線路144係連結於場效電晶體136的閘電極上，場效電晶體的 没極則連結到Twr端。高電壓產生器138提供一個高電壓Vpa於 線路146 ’線路146連結在場效電晶體136内互相連結的源極 26 1247312 和基極區域。 一第二圖^的校正電路60，操作如下。使用高供應電壓I， 局電壓產生138產生-個高電壓VpA，其為一大的常數值， t致程^化7電1 VPPS高’即也比VDD高的常數值。電壓 ^通pb vss = 7·5ν。產生n 138通常利用電子果浦 (Charge-pumping)技術來產生前述的電壓、。 操作大H34具有高的增益(gain)。這高增益使得放大 器輸入電壓VAI很接近參考電壓Vref。可變式電阻⑽和固定電 阻132形成-個電阻式的電壓分割器，使得輸 似 於： A. Ry Λ- Rp (^PAS^Ks) (1) 是固定電阻132的電阻值。因此，寫入端M的 程式化電壓VPAS可以近似為： 心=[宁](2) 因為放大II輸人電壓Vai近似等於參考電壓-。檢視公式 ⑵可以得到程式化賴Vpas當可變式電阻Rv減少時會增加， 反之亦然。 曰曰 82.程式化電壓Vpas比由高電壓產生器138提供的高電壓 ^小。紅式化電壓vPAS通常在超過Vss 6~7V 式電阻Rv的值而定。 =述所提，可變式電_Rv因整數集合的步進限制而 者位元群組訊號B的邏輯態” G”位元數量增加而減 整f合的步進限制，隨著位元群“號^ ，輯態0位70數增加，跨越電阻13〇，132的電壓差 式的增加，也漸進式的增加程式化電壓VPAS。更特定& 當位元群組訊號B的T位元數量增加’使得整數集 應的整數增加時’跨越電阻13G，132的電壓差會^式的增 27 1247312 θ〜加VPAS電壓。因為mg2，使得v⑽的電壓至少有三種 選定5的〇m構中，源極程式化電壓‘在程式化所 成供岸^極後J心圖所示結構），將程式化訊號V⑽轉換 ii Ji ί-ί^92 t ^ t 式化為邏^ 中，， 由適當地選擇電阻130及=曰^ =失通常會增加。糟 的電以= 程式化電壓vPPS，近似於— =馬^線92中的源極 個單=:r:有多二， 訊號Ve具有®所示之倾結射，㈣運算 可變式1：卩且:至^)時的校正電路60的實施架構。 15〇ΐ52\^ 3〇係被實行以Π個電組 聯。，電二糸 1二 1二1541’154，1543,154，1545，1546,154 7 串 式電阻Rv的部份。個152°，1521的電阻值成為可變 間錄^以，電阻值ΐ會6納’整中電阻152°，1521 之間，此^ϋ^81成巧一開關，跨接於每個電阻i54i 效電晶體158彳、沾運异汛號元件I被提供於給每個場 的低電壓，場效電a^° ^算訊號元件Vei為相對應邏輯態，，〇，， 值成為電阻j f1係、為關閉。於是電阻1541的電阻 態”1”的高電壓，場效:為相對應邏輯 間造成短路，# = f 4 1581減開啟，並且使電阻154i t ^ Rv 28 1247312 到⑽，152°，1521電阻值總和；高的值是永久可 ===15()以及154。至 1547 的總和到⑽，152U52i，154〇 至lb4 7的總和。 娜ίί述所說]隨著在位元群組峨β巾邏輯態τ的位元 p h沾」η ’可變式電阻Rv從一個低電阻Rvl延伸到高電阻 至第五®的實施結射，元件運算訊號Vc。 D k⑦被提供於一個值，此值使Rvh至Rvl的範圍只 f j Rv可能變動的範圍的—部份。某些U I的數值的 ，生跟其他Ve。至Ve7的數值組合產生的_ Rv值的 f右、，為以不同的方式使峨B巾含有同樣的，，Gs”的位 &數’導致的不_ v〇)至vCT的組合，可能會制稍微不同Rv 固定電阻132可以用三個電阻16〇162〇162i串 成’電熔絲164 164，別連結跨於電阻162()，162l。藉由 炼絲164。，開路，電阻162。，161形成-部份的電阻132。 •^果電熔絲164。，164是完整的，它們會使電阻162。，16 成短路，使得其電阻值不是電阻132 #一部份。因此 文 是是永久可調整的，可以從-個等於電阻⑽的低值 上 電阻160,162〇, 162ι的和的高值。 ； 南電壓產生器138是由電何泵浦ΐ6β、電阻168、 第五圖中的操作放大器172組成。電荷賴166可產 j Vpa’並使從節點174傳到線146。電阻168連結在節7姿 以及操作放大器172變號輸入端的節點176間。電阻丨川， 於供應電壓Vss和節點176間。給操作放大器172的j^ 入端-侧外的參考電壓Vrfp，此放大騎輸出訊 電荷泵浦166的操作。參考電壓VRFP可以和參考電壓Vr 即 元件168、170、172將高電壓VPA穩定在個大致° 第五圖中的電阻在一實施例中為下列的值：疋的值。

Tabel I 29 1247312 電阻值(Kohm) 49 5 10 1 2 248 20 40 電阻 150 152〇 152ι 154。，154,1544，154 154ι，1543,1545，154 7 160 162〇 162ι 在之前的例子中，對一個大小η=16的位元群組，可以利 用17個整數集合，每個整數集合具有0,1.... 16其中之一不同 的整數。當電熔絲156。、156!是完整的，則電阻152〇、152!電 阻值未被包含在可變電阻Rv裡的情況中，Rv值：

Tabel II 整數集合 集合中之整 數值 Rv(Kohm) A 0 61 B 1 60 C 2 59 〜60 D 3 58 〜59 E 4 57 〜59 F 5 57 〜58 G 6 56 〜58 Η 7 56 〜57 I 8 55 〜57 J 9 55 〜56 K 10 55 〜56 L 11 54 〜55 !247312 12 53 〜55 13 53 〜54 14 52 〜53 15 53 16 53 Μ

N Ο

P

Q — 因為每一個整數集合裡只有一個整數，此整數就是在接收 二16位元的單元位元群組（即16位元的字元(Word))後，單元 $憶胞群組50中被程式化成邏輯態，，〇”的位元數目。在某些 數集合時，可變電阻Rv的值會有輕微的變動，係因為Vco 至Va有不同的組合，使得不同的電阻154至1547被包括於電 =Rv中，即使當同樣數目的記憶胞50中被程式為，，〇”時。藉 ，使任气f刻所產生的運算元件訊號V。。至Va中，不超過4個 j態” Γ的方式，低電阻值Rvl會是53k歐姆；縱使 至Vc7同時為T的時候，電阻Rv可能為偷歐姆 的低值（此為電阻150的值）。 明if·特定频化的敘述時，這個敘述只是單獨為了說 =可明的的專利申請範圍。例如，每一個記憶 ^ pn序動閘極的場效電晶體(通常是分閘型;) 的轉咖^，_呈式化 低供應電/Vss二其/電壓電壓V哪都是低於 四圖中電壓VPA產生的’則ρ通道的記》電^f ^同樣的低於Vss並且遠低於源^ 浮動閘極場效電晶體來配置為記憶 用p通道 場效電晶體來配置，具有以下述“;用0,道浮動間極 源程式化 VPPS、控触式化賴VJ^° =化電壓、 电 ^ Vps〇 至 Vpsm-1 及 1247312 扣上這些雜在執行 在Wss所供應範圍之外/寫入早疋記憶胞群組50中，都 電愿^3人供應端_式化 漸進式，在 P通道記憶胞時Vm則會漸進式、f進式柘加在 =t:r:rr 電辑8大 於前述〜對於電壓差異都大 本發明重，重寫:二:隐 體取z體。這種揮發性可重複寫乂： 【圖式簡單說明】 第一圖係為習知之快閃EPROM之等效電路圖。 第二圖係為本發明之可依位元校正程式化 EPROM之等效電關。 ㈣/錢之快閃 ^係為第二圖所示之快間，0M寫入電路之電流校正實施 實 為第二圖所示之快間EPR0M寫入電路之的電壓校正 訧=:=所示之㈣麵M寫人電路之校正/電壓增 32 1247312 圖中所示之圖號與說明書較佳實施例中所用之圖號所代表 =同或極相似之項目。圖中每條以斜線號表示之線段代表複數 ，的電氣線或導線。圖中所示部份以箭頭標柱之導線，係用以 表示信號在導線中行進方向。 【主要元件符號說明】 20記憶胞 22列解碼器 24行解碼器 26寫入暫存區 28感應放大器 30讀取暫存區 32輸入/輸出電路/接腳 34字線 36源極線 38控制線 40基極線 42位元線 50記憶胞 52輸入/輸出電路/接腳 54寫入暫存區 56行解碼器 58寫入資料運算電路 60校正/電壓增益電路 62源極線高電壓選擇器 64源極線解碼器 66控制線解碼器 68高電壓產生器 70低電壓產生器 72選擇線解碼器 74基極線解碼器 152。電阻 152ι電阻 154電阻 154ι電阻 1542電阻

1543電阻 1544電阻 1545電阻 1546電阻 154?電阻 158i場效電晶體 160電阻 162〇電阻 162ι電阻 164〇電熔絲

164ι電炼絲 166電荷泵浦 168電阻 170電阻 172操作放大器 174節點 176節點

Vdd南供應電壓

Vss低供應電壓

An-Ι輸入位元訊號 33 1247312 76高電壓產生器 78感應放大器 80讀取暫存區 82線路 84線路 86線路 88線路 90選擇線 92源極寫入導線 94線路 96線路 98控制線寫入導線 100字線 102線路 104基極線 106位元線 108線路 110線路 112線路 120i高電壓產生器 122i場效電晶體 124i供應線路 126i供應導線 128位元缓衝區 130可變電阻 132定值電阻 134操作放大器 136高壓p通道型隔離閘場效電晶 138高電壓產生器

VwRS選入選擇訊號 Βη-l位元群組訊號 Von-i元件運算訊號 Vc 運算訊號 Vpas程式化訊號 TwR寫入供應端 VSHS源極線高電壓選擇器訊 號 Vphs源極線南電壓訊號 VSLS源極線選擇訊號 Vrad列定址訊號 VSL源極線寫入訊號 VPPS源極程式化電壓 Vphc程式化電壓 Velc低控制抹除電壓 VCLS控制線選擇訊號 VCL控制線寫入訊號 VSGS選擇線選擇訊號 VSG列選擇訊號 VlTM中間電壓 VEHB高基極抹除電壓 Vbls基極線選擇訊號 Vbl基極線訊號 VCAD行定址訊號 Vd位元線訊號 VwRS寫入選擇訊號 VRDS讀取選擇訊號 Vci運算元件訊號 VpSi供應程式化訊號

IpSi供應電流 34 1247312 140節點 Vpas程式化電流 142線路 Rv可變電阻 144線路 Vai放大器輸入電壓 146線路 Vao放大器輸出電壓 150電阻 Vpa電壓 Vrfp參考電壓 Vref參考電壓

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Claims (1)

1247312 十、申請專利範圍： 1· 一種記憶體，其包括： 複數，記1隱胞，其分佈在複數個記憶胞群組(Cell gr〇ups) 其中每個^己憶胞群組至少包含兩個以上的記憶胞，用以儲 存二位元群組的位元，其中每個位元係處在一第一邏輯態或與 該弟一邏輯態相對之一第二邏輯態； 複數條寫入導線’上述記憶胞群組中所有的記憶胞，皆 性雜於與其侧之其中—條寫人導線； ^ 、一寫入電路，該寫入電路以處於該第一邏輯態之位元數量 為函數，校正供應於一寫入導線之電流/電壓大小，以將一位元 群組之位70，同時寫人触寫人導賴連狀記憶胞群組之記鲁 憶胞。 2· ^申請專利範圍第1項所述之記憶體更包括一抹除電路，可 包^一部分的寫入電路，係在一位元群組被寫入一記憶胞群組 之前’預先將該記憶胞群組中之記憶胞全數設置為該第二邏輯 態。 3·如申請專利範圍第2項所述之記憶體更包括一讀取電路，其 包含該抹除電路及該寫入電路之部份，係用以讀取儲存在該記 憶胞群組中的位元群組。 4·=申請專利範圍第1項所述之記憶體，其中該位元群組係為 一子元(Word)或是一位元組(取·^)。 5·如申請專利範圍第1項所述之記憶體，其中該寫入電路更包 括： 當一位元群組(Bit group)之位元同時被寫入相關導線所 連結之記憶胞群組的記憶胞，並對於複數個整數集，其中每個 36 1247312 整數集中皆至少包括一個以上之整數，並若其包含複數個整 數，則複數個整數為連續整數，具有一運算電路用以： (a) 決定在哪個整數集中包含有一整數值等於處在該第一 態的位元數量； (b) 產生一運算信號來傳遞上述之決定； 一校正電路，係響應於上述之運算信號進行校正，供應 當值之電流/電壓予以該寫入導線。 “ 6.如申請專利範圍第5項所述之記憶體，其中每個位元群址且 有相同之位元數量，位於整數集巾之整齡同時依序增加，自、 零開始，直至等於每個位元群組中的位元數量。 φ 7·如申明專利範圍第5項所述之記憶體，其中每個整數隼 每個整數皆不同於另一整數集内之每個整數。 ” 述之記憶體 til請專利細第5項所述之域體，其中該運算電路係可 2出位元群組中的有多少位元數要同時 ^ 憶胞群組中的記憶胞。 * 一1以月"丨心思瓶，卉肀該校正1 有一寫入供應端，其可選擇性電性連結每一 一位寫入到-記憶麟上二： 申請專^範_5賴述之記_，財該校正電路係具 ;用以將 11·如申請專利範圍第1G項所述之記憶體，至少有兩個非為零 37 1247312 且不同之電流值可以提供於該寫入供應端。 第3項所述之記憶體，其中該校正電路係 以，態”1，，被寫人記憶胞群組的之位元數目，所對 應之整數集之整數增加量。 J 利範圍第ig項所述之記麵，其巾練正電路包 紅件’該電流供應耕具有個別之供應導線 摩i.i ίϊ、ϊ於该寫入供應端，可以提供電流到該寫入供 ^=紐供應元件提供其供麟線—科零之電流， a應該運算信財所對應的獨元件域的特定情況。 H申帛1G撕叙記賴，財至何供應三 禋不同電壓值給该寫入供應端。 1^!^糊細第10撕叙記㈣，射雜正電路係 ^又減給销人供應端之電壓，所以無論有多少同時被寫、 中的記憶胞群組的位元組的位元是在第一邏輯 ί岸ίί線上的輕係近似_，即制為在該寫入 供應擇連結的各導朗電路間會有電顯失。 ^申=圍㈣項所述之記㈣，其中該校正電路包 ―:隨著處隼 =二：=寫入供應端之電“對= 17·如申請專利細第1G項所述之記憶體，顧紐連結在一 38 1247312 對不同的供應電壓源間，以其兩者之電壓差定義為一供壓 之範圍，當一位s群組中的位元同時被寫入一記憶胞群^之記 憶胞時，該寫入供應端的電壓會超過該供應電壓之範圍、、。σ is·如申-請專利範圍帛π項所述之記憶體，其㈡亥寫入電路包 括一電壓增盈電路，可在該位元群組之位元同時被寫 群組之記憶胞時，使該寫入供應端之電壓超過該供應電▲範。圍。 =··如申請專利範圍第17項所述之記憶體，其中該寫入電路包 括· 、“士在位ί群組(Bit group)中的各位元同時寫入相關導線所 ，:口之疏胞雜的記憶胞，鱗於減健數集，其中 整數集中皆至少包括-個以上之整數，並若其包&敫 數，則複數個整數為連續整數，具有·· 、 正 一運算電路用以 八 輯=1定^哪量個整數集令包含有一整數值等於處在該第-邏 (b)產生一運算信號來傳遞上述之決定；以及 電壓;電路，用來提供該寫入供應端-電壓，該 調整高低值，當位元群組之位元同時 供應電^2圍_己憶胞時’使該寫入供應端之電壓超出該 I0·元如同!^專=範_9項所述之記舰，其中當位元群組的 處:?第一邏輯態的位元數目職^ 流大小。θ s _進式的增加提供於該寫入供應端的電 39 1247312 兴雷範圍第19項所述之記憶體，其_該校正/電塵增 二一 數個電流供應/電屋增益元件，該電流供應/電屢 』皿可^別之供應導線與為合，並連結於該寫入供應 在雷到該寫入供應端；當電流供應/電壓增益元件 -不時’每—個電流供應元件提供其供應導線 件信“it ’用以響應該運算信號中所對應的不同元 ϋϋίΐϊί圍第19項所述之記憶體，其中的校正/電廢 入ίί胞群組中的記憶胞群組的位元組的位元是在第 庳;ιϋ各fi人導線上的電㈣近似相同，並是超出供 電=為在該寫入供應端所選擇連結的各導線 以:請?Γ;第19項所述之記憶體’其中的校正顺. 权正元件，其係用以提供一元件一漸進式增 對庫之ί數隼係隨著處於該第一邏輯態的位元數目所 ϋΐίίΐ:ΐίϊ增加而增加’而在該寫入供應端之電壓 近者以件電【差改變’以致於超出電壓供應範圍。 如τ請專利範圍第23項所述之記麵，其中該校正元件包 括-可變式電阻其電阻值響應於運算域而變動。 25· -種可電抹除可程式化唯讀之記憶 ，-及第二供應賴之間，該兩者之電 壓範圍’該記憶體包括： 心我4仏應電 複數個記憶胞，其分佈在複數個記憶胞群組中， 5己憶麟組至少包含兩個以上的記憶胞，用以儲存—位^群组 !247312 第係處在—第—邏輯態或與該第—邏輯態相 連情有軸胞，皆電性 函數處於料_邏輯態之位元數量為 =化ί壓超出該供應電壓範圍，崎-位元群組之位 、.’’^、遠寫入轉所連接之記憶胞群組内的記憶胞； -抹?電路’可包括該寫人f路的—部份，係在—位元群組 胞ΐϊ之前，預先將該記憶胞群組中之記憶胞全 數设置為該第二邏輯態； 王 -項取電路’其包含該抹除電路及該寫入電路之部份 以碩取儲存在該記憶胞群組中的位元群組。 ” ί如^?#專嫌料25蘭狀記髓，射顧入電路包 堅增盈電路’可在位元群組同時寫入到記憶胞群組的記 憶胞時，使程式化電壓超出供應電壓範圍。 ^ 27·如申請專利範圍第25項所述之記憶體，其中該位元群 為一字元(Word)或是一位元組(Byt)。 ’、 28·如申請專利範圍第25項所述之記憶體，其中寫入電路包 括： ，一運算電路，在一位元群組的位元同時被寫入連結於該寫 入導線之記憶胞群組之記憶胞時，並對於複數個至少含有二;固 整數的整數集合，若整數是在含有複數個整數的整數集合，、言 些整數是連續的；該運算電路，可決定哪一個整數集合包含j 整數值與處於該第一邏輯態的位元數相同，以及可以產生二 算訊號用來指不前述這個決定； 1247312 耷入電去壓增益電路，該校正/電壓增益電路用來提供該 孓位元雜電M ’其大小值可隨該運算訊號而校正，使將 ΐ壓範Ξ時寫人該記憶胞群組之程式化電壓，超出該供應 29二f Γ請專利範圍第28項所述之記憶體，其中每個整數隼内 之母個整數皆不同於另—整數制之每健數。 集内 3;雷=奢專，第28項所述之記憶體，其中的校正/電壓增 ίΐϊΐ有一寫入供應端可選擇性的電性連結各寫入導線，而 用來，將位元群組之位元寫人連結於該寫人導線之^ 組之記憶胞的電流/輕，在該寫人供應端提供於該寫入I、線群 31.如申請專利範圍第30項所述之記憶體，其中每個記情胞含 有一啟始可調變式的場效電晶體，其包括·· 〜 (a)-第一源極/汲極區；⑹一第二源極/沒極區；⑹一延 的通道；⑷一覆蓋在該第一源極/汲極區間的通道 “動閘極，（e)-控制閘極覆蓋在該浮動閘極上； 蓋在第一源極/；;及極區間的通道上的選擇閘極； 朽/、^7「間極^間’及問極與通道之間都是互相絕緣的，該源 極/汲極區之一與該記憶胞之寫數導線連結。 申帛31項所述之記鐘，射_式化電壓 ”該（、應電壓特疋之-之差距，大於與所剩之另 距；該校正/縣增益電路包括-解碼器，_⑷電性連結 該寫入供應端以及所選定之記憶胞群組之寫人導線，該位元群 組之位元係同時被寫入該所選定之纖胞群 供特定的供應電壓給其餘的每個寫入導缘。 42 1247312 33·如申請專利範圍第犯項所述之記憶體，其中該寫入電路 括： 、一電壓產生電路，用來產生該供應電壓範圍外之一額外程 ^化電壓’該額外程式化電壓與一特定之供應電壓差距大於所 剩之另一供應電壓之差距，與該二供應電壓的差距也都大於與 在寫入供應端的程式化電壓的差距； 、額外解碼器，用來(a)提供額外程式化電壓給所選定之記 憶胞群組中的記憶胞的電晶體的控制閘（b)提供一特定供應電 壓給與該寫入導線連結之記憶胞之控制閘。 ^

34士申請專利細第33項所述之記憶體，其巾該寫入電路更 程ί化電路，用來提供所敎之記憶胞群組之記憶 J土體之弟二源極/汲極區·· (a)一特定供應電壓給每一個 邏輯恶位元的記憶胞(b)另一所剩之供應電壓給每 s有在第一邏輯態的位元的記憶胞。 30項職之記紐，射校正/電壓增益 電路包括m魏路，在該程式化f 供應端產生一供應電壓範圍之外的電壓。 、

在該程式化之賴時，將隨著處電壓增益 所對應整數集合之整數增加，4=的亥九-;輯態的位元數 端的程式化電流。 、㈢加提供給寫入供應 43 1247312 38·如申請專利範圍第30項所述之記憶體，其中，校正/電壓 增益電路包含了複數個電流供應/電壓增益元件，其各自具有麵 合在一起的供應導線或是與該寫入供應端耦合在一起之供應導 線^可用以提供該程式化電流給該寫入供應端，每一電流供應/ 電壓增益元件，當其處於一超過電壓供應範圍的電壓，將提供 其供應導線一非為零之供應電流，以響應所相對應之不同運算 訊號之元件訊號之特定情況。 ^ 39·如申請專利範圍第3〇項所述之記憶體，其中，至少有三個 不同的程式化電壓可以提供在寫入供應端。 40·如申請專利範圍第3〇項所述之記憶體，其中該校正/電壓增 盈電路可校正提供給該寫入供應端之電壓，所以無論有多少同 時巧寫入該記憶胞群組之記憶胞中的位元群組之位元是在第一 邏，，，在各個寫入導線上的電壓係近似相同，並超出該供應 電壓範圍，即使因為在該寫入供應端所選擇連結的各導線的電 路間會有電壓損失。 41.如申請專利範圍第3〇項所述之記憶體’其中該校正/電壓增 Ϊί Ϊ包元件:其係用以提供—元件—漸進式增加的 之替係隨著處於該第—邏輯態的位元數目所對應 方加而增加’而該程式化電壓也會以相同的 :通者7G件電壓差增加或減少，以達到超出供應電麼範圍。 圍第41項所述之記憶體，其中該校正元件包 可、k式電阻其電阻值響應於運算訊號而變動。 申請專利麵第42項所述之記紐，其中的該可變式電 44 1247312 複數個電阻串聯；以及 複數個各自對應於該電阻的開關，每一開關跨接於其對應的 電阻，可用以響應該運算訊號中不同元件訊號，使得電流在開 關閉路(close)時可以流經開關，而在開關開路(open)時，流經 它對應的電阻。 44·如申請專利範圍第44項所述之記憶體，其中每一開關皆包 括一場效電晶體。 45. —種電路運作之方法包括·· 提供一記憶體，其具有複數個記憶胞被分佈在複數記憶胞 群組中’母一 §己’|*思胞群組包括至少兩個記憶胞，用以各自儲存 一位元群組的位元，母一位元都處在一第一邏輯態或相對於該 第一邏輯悲之一弟二邏輯悲，該記憶胞群組中所有記憶胞皆與 各自相關的複數條寫入導線之一相連結；以及 以處於該第一邏輯態之位元數量為函數，校正供應於一寫入 導線之程式化電流/電壓大小，該寫入導線係為位元群組(Bit group)中位元同時被寫入記憶胞群組中之記憶胞時之相連結 入導線。 、。一 46·如申请專利範圍第45項所述之方法，其中當一位元群組 (Bit group)之位元同時被寫入相關導線所連結之記憶胞群組 的記憶胞，並對於複數個整數集，其中每個整數集中皆至少包 括一個以上之整數，並若其包含複數個整數，則4复數個整數為 連續整數，校正動作包括： 決疋一整數集合包括一整數值等於處於該第一邏輯的位元 數； 產生一運算訊號用來指示上述之決定； 供應一可以響應於該運算訊號而校正之電流/電壓給相關 45 1247312 連結於該記憶胞群组之寫入導線。 47. 一f電路運作之方法包括·· 性連可抹除可程式化唯讀記憶體(》)，其以電 群組；，每個的記憶胞分佈在複數個記憶胞 位元群組:4===兩;記;Ϊ，用來鱗- 一邏輯態的一第一羅处在第一远輯悲或相對於該第 電性連結於與其所有記憶胞皆連結於 入導線六邏輯恶之位几數量為函數，校正供應於一寫 L導t ΐίΞ，寫入記憶胞群組中之記憶胞日_ 導線使#&式化電壓可以超出供應電壓範圍； έ且之^將群_人到—纖鱗蚊前，_記憶胞群 組所有s己憶胞設置為第二邏輯態； 碩取儲存在記憶胞群組中的位元群組。 ^如申請專利範圍第47項所述之方法，其中當一位元群組 沾i :up)之位a同時被寫入相關導線所連結之記憶胞群組 ^己憶胞’並對於複數健數集合，其巾每健數集合中皆至 個以上之整數’並若其包含複數個整數，則複 數個整數為連績整數，該校正動作包括： 决疋整數集合，其包括一整數值等於處於第一邏輯的位元 數； 產生一運算訊號用來指示上述之決定； 供應一可以響應於該運算訊號而校正之電流/電壓給相關 連結於該記憶胞群組之寫入導線。 46