TWI239186B - System for controlled frequency signals - Google Patents

Description

1239186 玫、發明說明： 【發明所屬之技術領域】 本發明係關於提供及接收控制頻率信號之傳送器及接收 器以及包括此類傳送器及接收器之系統。 【先前技術】 符碼間干擾（Inter symbol interference ; ISI)在變化頻率下降 低脈衝添加中的信號完整性。高頻脈衝資料圖樣易受影 審。南頻脈衝之相移及衰減可大於低頻脈衝，從而導致添 加低頻脈衝時高頻脈衝損失。由ISI引起的資料圖樣失真 可導致錯誤。傳統發信中未補償隨機資料圖樣可傳送之頻 率可受ISI限制。 等化及尼奎斯（Nyquist)S信係兩種對已提出之Isi的解決 方案。等化係曲線適配解決方案，其試圖恢復高頻脈衝在 易受影響資料圖樣中的振幅。其尋求預計遺失資料並藉由 預強調狹窄脈衝振幅恢復之。等化的缺點包括其至多^曲 線適配解決方案，微調隨機資料脈衝内高頻脈衝振幅，以 恢復任何振幅内預計遺失。預計遺失係特定系統及特定圖 樣，因此需要為預測資料圖樣及所使用的定製系統調嘈。 其易受未預測資料圖樣及變化系統傳送功能影響。 決万案〈疊代性質導致費時及系統特定、 最佳解決方案。 …、居成為 另一先前技術解決方案，其在時 函數脈衝克服⑸。此類函數 尼奎斯發信係用於ISI的 域内使用平方餘弦或正弦 的複雜性在於實踐難度。 源極同步發信中 資料信號及一個或多個相關時脈或選 87170 1239186 通信號由傳送器發送至接收器。接收電路使 信號決定取樣資料信號之時間。 、題 μ -些發信技街中’時序資訊可嵌入傳送資料信號並由狀 〜機n例如’—插值器從相位較迴路或延遲鎖定迴 路接收多個時脈或選通信號。恢復時序用於在插值器所接 收的時脈或選通信號之中或之間選擇，並將選擇時脈 ，信號提供至接收器，以㈣進人資料信號之取樣。—此 資料信號内提供串列資訊，以便在傳送實際資 ^獲侍正確取樣時序。串列資訊可連續提供，以保持取 j時序。其他實施例中不使用串列資訊，但取樣時序從先 前時間之資料信號中產生。嵌入時序資訊有各種技術。 8B/10B技術即為眾所周知的技術。 信號傳送可為多下降（一個值$ % + (個傳达态至多個接收器）或點對 點（一個傳送器至一個接收器）。傳 或同時雙向。 “了為早向、連續雙向 信號導體雜訊可導致信號毁損。減少雜訊效果之技術係 在兩條線路上傳送’接著藉由觀察接收信號之間的声里而 非絕對值來拒收接收器内雜訊。通常一個導體載送^他 導體相反的信號。 、〃 【發明内容】 本申請案與標題|「用於控制頻率信號之接收％ (产安 號碼42P腦）的申請案號j〜—同時申請，具;實= 相同的說明書，且主張相關之標的。 某些具體實施例中’本文說明之發明包括一系、统，其具 87170 1239186 有一傳送器，將資料信號編碼成數量編碼控制頻率信號 (CFS)。某些具體實施例中，亦產生一互補數量編碼控制器 頻率信號（CCFS)。CFS電壓為VCFS，CCFS電壓為VCCFS。 【實施方式】 參考圖1’系統10包括晶片或晶片部分14及晶片或晶片部 分16。14及16代表晶片部分之情形中，他們可位於相同晶片 内。傳送器20...22代表N個傳送器，導體24A、24B...26A、26B 代表N組雙導體，及接收器28... 30代表N個接收器。傳送器 20...22向接收器28...30提供〔？8及導體24八、243...26八、263上 的CCFS。傳送器40...42代表Μ個傳送器，導體44A、44B...46A、 46Β代表Μ組雙導體，及接收器48... 50代表Μ個接收器。Μ與 Ν可為相同或不同之數字。傳送器40...42向接收器48... 50提供 CFS及導體44Α、44Β...46Α、46Β上的CCFS。傳送器及接收器 可處理成多組傳送器及接收器對。 圖 1中，導體24A、24B...26A、26B與44A、44B...46A、46B 顯示為單一方向之傳送信號。或者可使用雙向導體。例如， 圖2中’系統6 0包括晶片或晶片部分6 4及晶片或晶片部分 66，其中傳送器/接收器70...72藉由雙向導體74A、74B...76A、 76B耦合至傳送器/接收器78...80。傳送可為連續雙向或同時 雙向。 1.傳送器 可構建圖1及2之傳送器的方法有多種。作為範例，圖3至 5說明傳送器20的不同具體實施例（圖1中亦顯示）。圖3至5 中，傳送器20包括一第一編碼控制頻率輸出電路90，用以 87170 1239186 在導體24A上產生CFS，以及一第二編碼控制頻率輸出電路 94，用以在導體24B上產生CCFS。編碼控制頻率輸出電路9〇 及94各接收至少一個時脈信號及至少一個輸入信號。哪個 信號稱為CFS及哪個信號稱為CCFS比較任意。然而，接收器 應適當地發送CFS及CCFS以獲得需要的極性。 時脈信號（Clk)於導體1〇2上載送，Clk之反轉（Clk*)在導體 104上載送，輸入信號（Vin)在導體106上載送，反轉輸入信 號（Vin*)在導體108上載送。如圖3中所見，編碼控制頻率輸 出電路90接收Clk及Vin*信號，編碼控制頻率輸出電路94接 收Clk及Vin信號。圖4中，編碼控制頻率輸出電路90接收Clk 及Vin*信號，編碼控制頻率輸出電路94接收Clk*及Vin*信 號。圖5中，編碼控制頻率輸出電路90接收Clk、Vin及Vin* 信號，編碼控制頻率輸出電路94接收Clk*、Vin及Vin*信號。 當然，這些僅為範例，對傳送器20或接收器28加以修改， 圖3至5之傳送器20可接收不同極性之時脈及輸入信號。 圖6說明Clk、Clk*、Vin及Vin*在時間t0...t8上的典型範例。 然而，Clk、Clk*、Vin及Vin*之形狀可略不同於所顯示。例 如，他們可呈更多正弦形狀或更多方波形狀。圖6之特定範 例中，Vin在時段t0...t8中的狀態為0 0 1 1 1 0 1 〇。 各種編碼技術可用於連接CFS及CCFS。編碼技術之範例包 括同相數量編碼（「同相編碼」）、功率平衡數量編碼（「功 率平衡編碼」）及偏移平衡數量編碼（「偏移平衡編碼」）。 此三種編碼技術係依據圖6之Clk、Clk*、Vin及Vin*信號的三 個或四個，其在時段t0 + X...t8 + X的範例於圖7中說明。Vin 87170 1239186 在時間tO…t8之狀態亦在_中顯示。VDD係電源電壓，VSS 係接地參考電壓。系統内 < 有其他電源電壓及接地參考電 壓。 圖7中，用於同相編碼么CFS&CCFS由圖3之傳送器20提 供。CCFS以虛線顯示。圖7之範例中’對於同相編碼’某特 定取樣時間中，若CCFS >則CFS及CCFS代表邏輯0 (低） 電壓，若CFS > CCFS其代表遽輯1 (高）電壓。其他方法亦可 用於決定由CFS及CCFS代表之邏輯值。對於圖7中的每個編 碼，只要具有一致性且已遂擇相反邏輯值（反轉）’特定信 號内邏輯0或1電壓的選擇即為任意。本文說明判定高邏 輯，不過亦可使用判定低邏輯。 圖7中，用於功率平衡編竭之CFS及CCFS由圖4之傳送器20 提供。圖7之範例中，對於功率平衡編碼’當平均值小於 VDD/2時CFS及CCFS代表邏輯〇電壓，當平均值大於VDD/2時 其代表邏輯1電壓。其他方法亦可用於決定由CFSA CCFS代 表之邏輯值。 圖7中，用於偏移平衡編碼之CFS& CCFS由圖5之傳送器20 提供。圖7之範例中’對於偏移平衡編碼’當CFS及CCFS在 高低限值内時CFS及CCFS代表邏輯〇電壓’當CFS及CCFS在 高低限值外時其代表邏輯1電壓。其他方法亦可用於決定由 CFS及CCFS代表之邏輯值。 圖7中，哪些信號標記為CFS及哪些信號標記為CCFS的選 擇係任意的’儘管信號及電路之選路可根據選擇變化。 圖8係關於圖3傳送器20 (用於同相編碼）及接收器28 (用 87170 -10 - 1239186 於解碼以同相編碼編碼之信號）之某些具體實施例的額外 詳細說明。本發明並不限於這些詳細說明。編碼控制頻率 輸出電路90及94可用於功率平衡編碼，但使用與圖4所示不 同之輸入。Clk及Vin*信號藉由編碼控制頻率輸出電路90在 導體102及108上接收，Clk及Vin信號藉由藉由編碼控制頻率 輸出電路94在導體102及106上接收。圖8之範例中，編碼控 制頻率輸出電路90及94相同，不過他們亦可不同。他們相 同的優點係可在CFS及CCFS間產生緊密的時序容限。Clk信 號藉由數量編碼器150及170及反向器156及176接收。來自反 向器156及176之反轉時脈信號分別提供至控制頻率驅動器 158及178。數量編碼器150及170分別提供信號至數量驅動器 154及174，使數量驅動器154及174及控制頻率驅動器158及 178之組合在導體24A提供需要的CFS，在導體24B提供 CCFS。圖9及10提供數量編碼器150及170之範例。下面說明 接收器。 圖9提供圖3中編碼控制頻率輸出電路90某些具體實施例 的額外詳細說明。本發明並不限於這些詳細說明。數量編 碼器150包括NOR閘極210及NAND閘極212，各接收Clk及 Vin*。在圖9之範例中，數量驅動器154包括第一編碼驅動器 202及第二編碼驅動器204。控制頻率驅動器158及第一與第 二編碼驅動器202及204接收阻抗控制信號，產生3r〇之輸出 阻抗，其中r〇係導體24A之特徵阻抗。圖中亦顯示一啟動信 號。阻抗及啟動信號並非必需。當驅動器158之輸入係邏輯 1電壓時，其試圖將輸出（其耦合至導體24A)拉至電源電壓 87170 -11 - 1239186 VDD。當驅動器158之輸入係邏輯〇電壓時，其試圖將輸出拉 至接地電壓VSS。同樣，當第一及第二編碼驅動器202及204 之輸入係邏輯1電壓時，他們試圖將各自輸出拉至VDD，當 輸入係邏輯0電壓時，他們試圖將輸出拉至VSS。 因此，CFS電壓係驅動器158、202及204之輸入功能。例如， 若驅動器158、202及204之輸入各為一邏輯1電壓，驅動器 · 158、202及204之各拉至VDD，且導體24Α上的CFS拉至VDD。

同樣，若輸入各為邏輯0電壓，則CFS拉至VSS。當驅動器 158、202及204的輸入之一係邏輯1電壓，且兩個輸入係邏輯 0電壓，CFS拉至1/3 VDD。當驅動器158、202及204的兩個輸 入係邏輯1電壓，且一個輸入係邏輯〇電壓，CCFS拉至2/3 VDD。（本發明並不限於這些詳細說明。例如，驅動器158、 202及204可反轉輸入值。） 表1顯示作為Clk及Vin功能之NOR閘極210及NAND閘極212 的輸出。閘極210及212之輸出分別係驅動器202及204之輸 入。該表格亦顯示反向器156之輸出（其係驅動器158之輸 入），及作為驅動器158及第一與第二編碼驅動器202及204之 輸出功能的CFS值。

Vin* Clk NOR之輸出 (驅動器202之 輸入） NAND之輸出 (驅動器204之 輸入） 反向器156之輸 出（驅動器158之 輸入） CFS 0 0 1 1 1 全高（例如VDD) 0 1 0 1 0 中低（例如1/3 VDD) 1 0 0 1 1 中高（例如2/3 VDD) 1 1 0 0 0 全低（例如VSS) 表1 87170 -12- 1239186 當然’全高電壓信號不必準確位於vdd，中低電壓信號 不必準確位於1/3 VDD，中高電壓信號不必準確位於2/3 VDD，而全低信號不必準確位於vss。 圖4中傳送器2〇可與圖3㈣，除輸入不同之外。或者， 圖5之傳送器20可與圖4中的略有不同。 圖1〇顯示圖5之編碼控制頻率輸出電路^的範例。編 制頻率_路90可與圖5所示之不同輸入信號相同。圖「〇 中，數里編碼器170與圖9之數量編碼器15〇相同，除所 同輸入信號外。數量驅動器174與數量驅動器154相同，但亦 可不同。担制頻率驅動哭〗7S彳 ’、 力w 178與控制頻率驅動器158相同，彻 亦可不同。 1一 CFS及CCFS《組合藉由消除雜訊及利於編碼提供高自、 傳送頻率下的良好信號完 ^ 正1王乜唬斫固有地載送一此扦 (ISI)性。僅作為一範例，等 二执 赵與π别^ W疋I、數里編碼控制頻率之 數學杈型’其顯示如下之傅立葉轉換： s⑴=(B + E · m [tm，〜])c〇s _ + vDD/2 Ε)δ(ω〇) + C ⑴ W (β+α· 間，為時域内函數，侧、為控制頻率(資 數 率)’.為編碼數位值陣列(包括資料圖樣)，心 ,Ε為編碼咼度足值，VDD為供應電:土 内函數，OCA mi3q 1嵙方 &(ω)為頻域 α為m内1對〇比率，δ(ω〇)脈衝函 移。由於作辨入却七奋所 ^為怪疋DC偏 於負料編碼之頻域内脈恭 乂、率内’用 ⑸。本發明不限於等式⑴之詳細說明。戈…減少 87170 -13- 1239186 2.接收器 圖1之接收器28...30及48...50，以及圖2之傳送器/接收器 70...72及78...80的接收器組件可以各種設計構建。圖8顯示一 些接收器具體實施例之一般方塊圖，儘管本發明並不限於 這些詳細說明。參考圖8，接收器28包括一數量編碼控制頻 率（magnitude encoded controlled frequency ; MECF)解碼器 184， 其產生非同步解碼輸出信號（Vout)，在一時間延遲後其與輸 入信號（Vin)具有相同邏輯值（或者根據需要，輸出信號Vout 可與輸入信號Vin相反）。例如，Vout可根據圖6之Vin為 00111010。時脈起源電路188產生起源時脈信號，其與CFS 及CCFS具有相同頻率且同相。同步化電路190使用起源時脈 信號同步化具有系統時脈之非同步Vout信號，系統時脈係 用於包括接收器28之晶片或晶片部分以產生同步化解碼輸 出信號（Vout)。（某些具體實施例中未使用時脈起源電路188 及同步化電路190。） 時脈起源電路188亦可提供起源時脈*信號，其係起源時 脈信號之反轉（例如，如同圖6之Clk及Clk*相反）。某些具體 實施例中，同步化電路190使用起源時脈及起源時脈*信號 兩者，另某些具體實施例中，僅使用起源時脈或起源時脈* 信號。MECF解碼器184可產生一非同步解碼*輸出信號 (Vout*)。某些具體實施例中，同步化電路190接收Vout及 Vout*兩者，其他具體實施例中，其僅接收Vout或Vout*。某 些具體實施例中，同步化電路190產生同步化解碼輸出信號 (Vout)及同步化解碼*輸出信號（Vout*)，其係Vout之反轉。 87170 -14- 1239186 其他具體實施例中，同步化電路190僅產生同步化Vout或僅 產生同步化Vout*。 圖11、12及15提供接收器28之範例。圖13及14提供可用於 圖11及12之範例的電路。本發明並不限於這些詳細說明。 a.用於解碼由同相編碼及功率平衡編碼產生之CFS及 CCFS的接收器。 圖11提供接收器28之範例，其係用於使用同相編碼產生 CFS及CCFS之情形。圖11之範例中，MECF解碼器184係提供 非同步Vout信號之比較器。在所說明範例中，當VCCFS > VCFS時非同步Vout信號具有邏輯0電壓，當VCFS > VCCFS 時其具有邏輯1電壓。（根據實施反轉可為真實。）MECF解 碼器可使用更靈活的電路。圖11中，同步化電路190提供同 步化Vout及同步化Vout*信號。其他具體實施例中，可只提 供同步化Vout或同步化Vout*。各種電路可用於時脈起源電 路188，從CFS及CCFS產生起源時脈及起源時脈*信號。圖13 及14提供時脈起源電路188之範例。 圖12提供接收器28之範例，其係用於使用功率平衡編碼 產生CFS及CCFS之情形。圖12之範例中，時脈起源電路188 包括兩個比較器188-1及188-2，產生起源時脈或起源時脈* 信號，其由同步化電路190接收。或者，同步化電路190可僅 接收起源時脈信號或僅接收起源時脈*信號。其他具體實施 例中，同步化電路190可提供同步化Vout及同步化Vout*信號 兩者，或者僅提供同步化Vout*信號。各種電路可用於MECF 解碼電路184，以產生非同步Vout信號（或者產生非同步 87170 -15 - 1239186

Vout*信號）。圖13及14提供MECF解碼器184之範例。 圖13說明用於圖11之時脈起源電路188或圖12之MECF解 碼器184的電路。圖13之範例中，操作放大器234及236之正 輸入分別接收CFS及CCFS。放大器234及236之輸出分別耦合 至節點N1及N3。操作放大器234及236之負輸入耦合至節點 N2。 在導體24A及24B上擺動的電壓不必與接收器28内擺動的 電壓相同。為簡化說明，導體24A及24B上的電源及接地電 壓稱為Vdd及Vss (見圖7)，接收器28内的電源及接地電壓稱 為VDD及VSS。傳送器20及接收器28内的電源及接地電壓可 相同或不同。 平均電路240由放大器234及236、節點Nl、N2及N3及電阻 器238及240形成，每一個具有電阻值R1。例如，電阻器238 及 240各由 N型場效電晶體（N-type field effect transistor ; NFET) 及 P型場效電晶體（P-type field effect transistor ; PFET)形成（例 如圖14之電晶體Til及T13)。電晶體可係金屬氧化物半導體 (metal oxide semiconductor ; MOS)類型。節點 Nl、N2、N3及 N4之電壓分別稱為VN：l、VN2、VN3及VN4。VN2實質上係VCFS 及VCCFS之平均值，即（VCFS + VCCFS)/2。VN1實質上係 Ad(VCFS - VCCFS)/2，VN3實質上係 Ad(VCCFS - VCFS)/2，其 中Ad分別係操作放大器234及236之增益。 術語「反轉」用於本文内互為邏輯反轉之Clk及Clk*、互 為邏輯反轉之Vin及Vin*及互為邏輯反轉之Vout及Vout*。本 文中，反轉意味著若Clk為邏輯0電壓則Clk*為邏輯1電壓， 87170 -16- 1239186 若Clk為邏輯1電壓則Cik*為邏輯〇電壓。（當然，邏輯〇電壓 不必為VSS，邏輯1電壓不必為VDD)。Vin與Vin*及Vout與 Vout*亦屬相同情形。 參考反相電路244提供VN2在節點N4之參考反轉。參考反 相電路244包括第一反向器，其包括PFEt T2及NFET T3，第 二反向器’其包括PFET T6及NFET T7，以及啟動電晶體T1、 丁4、T5及T8。用於VN2及VN4的術語「參考反轉」不及術語 「反轉」嚴格，因為VN2及VN4不必在正常邏輯0或1電壓内 (儘管他們可在正常邏輯〇或1電壓内）。使用參考反轉，VN2 及VN4位於一參考電壓之相反面。例如，操作中，若VN2大 於參考電壓，則VN4小於其，若VN2小於參考電壓，則VN4 大於其。參考電壓之精確值無關緊要，故無須一單一參考 電壓。參考電壓可為一窄頻電壓，其邊界可隨時間變化。 同相編碼情形中，圖13係圖11之時脈起源電路188。比較 器246及248之起源時脈及起源時脈*信號由圖7所示之CFS及 CCFS信號變化觸發。若VCFs係2/3 Vdd且VCCFS係Vdd (見圖 7 tO + X及 tl + X之間），則 VN2接近 Vdd (大約 5/6 Vdd)且 VN1 < VN3。若VN1 < VN3，啟動電晶體T1及T4開啟，而啟動電晶 體T5及T8關閉。（當吾人說電晶體開啟或關閉時，意味著電 晶體完全開啟或關閉或實質上開啟或關閉··電晶體限值電 壓可設置成提供開啟或關閉需要的位準。）T1及T4開啟，具 有T2及T3之反向器啟動，T5及T8關閉，具有T6及T7之反向 器關閉。由於VN2接近Vdd，T2關閉且T3開啟，因此VN4拉 向VSS，使得VN4及VN2位於一參考電壓之相反侧。若VN2 87170 -17- 1239186 接近Vdd且VN4位於或接近VSS，比較器246提供一邏輯〇電壓 輸出，比較器248提供一邏輯1電壓輸出。應注意此可在tO 及tl之間匹配圖6之Clk及Clk*狀態。如上所述，包括比較器 246及248兩者係選擇性的。 若 VCFS係 Vss且 VCCFS係 1/3 Vdd (見圖 7 tl + X及 t2 + X之 間），則 VN2接近 Vss (大約 1/6 Vdd)且 VN1 < VN3。若 VN1 < VN3，啟動電晶體T1及T4開啟，而啟動電晶體T5及T8關閉。 因此，具有T2及T3之反向器啟動，具有T6及T7之反向器關 閉。由於VN2接近Vss，T2開啟且T3關閉，因此VN4拉向VDD， 使得VN4及VN2位於一參考電壓之相反侧。若VN2接近Vss且 VN4位於或接近VDD，比較器246提供一邏輯1電壓輸出，比 較器248提供一邏輯0電壓輸出。應注意此可在tl及t2之間匹 配圖6之Clk及Clk*狀態。 若 VCFS係 Vdd且 VCCFS係 2/3 Vdd (見圖 7 t2 + X及 t3 + X之 間），則 VN2接近 Vdd (5/6 Vdd)且 VN1 > VN3。若 VN1 > VN3， 啟動電晶體T1及T4關閉，而啟動電晶體T5及T8開啟。因此， 具有T2及T3之反向器關閉，具有T6及T7之反向器開啟。由 於VN2接近Vdd，T6關閉且T7開啟，因此VN4拉向VSS，使得 VN4及VN2位於一參考電壓之相反側。若VN2接近Vdd且VN4 位於或接近VSS，比較器246提供一邏輯0電壓輸出，比較器 248提供一邏輯1電壓輸出。應注意此可在t2及t3之間匹配圖 6之Clk及Clk*狀態。 若 VCFS係 1/3 Vdd且 VCCFS係 Vss (見圖 7 t3 + X及 t4 + X之 間），則 VN2接近 Vss (1/6 Vdd)且 VN1 > VN3。若 VN1 > VN3， 87170 -18- 1239186 啟動電晶體T1及T4關閉，而啟動電晶體T5及T8開啟。因此， 具有Τ2及Τ3之反向器關閉，具有Τ6及Τ7之反向器啟動。由 於VN2接近Vss，Τ6開啟且Τ7關閉，因此VN4拉向VDD，使得 VN4及VN2位於一參考電壓之相反側。若VN2接近Vss且VN4 位於或接近VDD，比較器246提供一邏輯1電壓輸出，比較器 248提供一邏輯0電壓輸出。應注意此可在t3及t4之間匹配圖 6之Clk及Clk*狀態。 功率平衡編碼情形中，圖Π係圖12之MECF解碼器184。由 比較器248輸出的非同步解碼輸出信號Vout之狀態係CFS及 CCFS電壓函數。若其包括在内，比較器246提供Vout*。若 VCFS係 Vss且 VCCFS係 2/3 Vdd (見圖 7 tO + X及 tl + X之間）， 則VN2大約為1/3 Vdd且VN1 < VN3。若VN1 < VN3，啟動電 晶體T1及T4開啟，啟動電晶體T5及T8關閉，以便僅啟動具 有T2及T3之反向器。由於VN2為1/3 Vdd，T2開啟且T3關閉， 因此VN4拉向VDD，使得VN4及VN2位於一參考電壓之相反 侧。若VN2接近Vss且VN4位於或接近VDD，比較器246為Vout* 提供一邏輯1電壓輸出，且比較器248為Vout提供一邏輯0電 壓輸出，其在時間tO及tl間匹配圖6之Vin。某些具體實施例 中僅包括比較器246 ;某些具體實施例中僅包括比較器248 ; 及某些具體實施例中包括比較器246及比較器248兩者。同步 化電路190可根據實施反轉MECF 184之輸出。 若 VCFS係 2/3 Vdd且 CCFS係 Vss (見圖 7 tl + X及 t2 + X之 間），貝|J VN2大約為 1/3 Vdd且 VN1 > VN3。若 VN1 > VN3，啟 動電晶體T1及T4關閉，啟動電晶體T5及T8開啟，以便僅啟 87170 -19- I239186 動具有T6及T7之反向器。由於VN2為1/3 Vdd，T6開啟且T7 關閉，因此VN4拉向VDD，使得VN4及VN2位於一參考電壓 之相反側。若VN2接近Vss且VN4位於或接近VDD，比較器246 為V〇ut*提供一邏輯1電壓輸出，且比較器248為Vout提供一 邏輯0電壓輸出，其在時間tl及t2間匹配圖6之Vin。 若 VCFS係 1/3 Vdd且 CCFS係 Vdd (見圖 7 t2 + X及 t3 + X之 間），則 VN2大約為 2/3 Vdd且 VN1 < VN3。若 VN1 < VN3，啟 動電晶體T1及T4開啟，啟動電晶體T5及T8關閉，以便僅啟 動具有T2及T3之反向器。由於VN2係2/3 Vdd，T2關閉且T3 開啟，因此VN4拉向VSS，使得VN4及VN2位於一參考電壓之 相反側。若VN2接近Vdd且VN4位於或接近VSS，比較器246 為Vout*提供一邏輯〇電壓輸出，且比較器248為Vout提供一 邏輯1電壓輸出，其在時間t2及t3間匹配圖6之Vin。 若 VCFS係 Vdd且 CCFS係 1/3 Vdd (見圖 7 t3 + X及 t4 + X之 間），則 VN2大約為 2/3 Vdd且 VN1 > VN3。若 VN1 > VN3，啟 動電晶體T1及T4關閉，啟動電晶體T5及T8開啟，以便僅啟 動具有丁6及T7之反向器。由於VN2為2/3 Vdd，T7開啟且T6 關閉，因此VN4拉向VSS，使得VN4及VN2位於一參考電壓之 相反側。若VN2接近Vdd且VN4位於或接近VSS，比較器246 為Vout*提供一邏輯0電壓輸出，且比較器248為Vout提供一 邏輯1電壓輸出，其在時間t3及t4間匹配圖6之Vin。 每個電晶體之貝他可相同。然而，藉由使電晶體T卜T4、 T5及T8具有小於反向器電晶體之貝他，可獲得從vdd及Vss 至VDD及VSS的高位準移位，且增益會更平滑。 87170 -20- 1239186 圖14提供用於圖11之時脈起源電路188或圖12之MECF解 碼器184的另一電路範例。圖μ與圖丨3相似，但具有一些差 異。圖14顯示電晶體T11及T13、T12及T14替代了圖π中的電 阻器238及電阻器240。另外，圖14不包括啟動電晶體，例如 圖13之T1、丁4、T5及丁8。圖14中，當VN2較低時，電晶體丁15 及Τ16關閉且Τ17及Τ18開啟，提供一降低參考反向器（競爭力 較弱），使節點VN4拉高。當VN2較高時，電晶體Τ17及Τ18 關閉且Τ15及Τ16開啟，提供一降低參考反向器（競爭力較 弱），使節點VN4拉低。每個電晶體之貝他可相同或不同。 b·用於解碼由偏移平衡編碼產生之CFS及CCFS的接收器。 圖15提供接收器28之範例，其係用於使用偏移平衡編碼 產生CFS及CCFS之情形。應注意圖7之高低限值。圖15之範 例中，時脈起源電路188包括兩個比較器188-1及188-2，產生 起源時脈或起源時脈*信號，其由同步化電路190接收。或 者，同步化電路190可僅接收起源時脈信號或僅接收起源時 脈*信號。其他具體實施例中，同步化電路190可提供同步 化Vout及同步化Vout*信號兩者，或者僅提供同步化Vout*信 號。各種電路可用於MECF解碼電路184，以產生非同步Vout 信號（或者產生非同步Vout*信號）。圖15提供MECF解碼器184 之一範例，但本發明並不限於這些詳細說明。 參考圖15之MECF解碼器184，電晶體T20、T21、T22及T23 係作為多工器。比較器324在其正輸入接收一電壓，其對應 來自除法器（包括電阻為R7之電阻器312及電阻為R8之電阻 器314，其中R8 > R7)之高限值電壓（如圖7所示）。比較器326 87170 -21 - 1239186 在其正輸入接收—電壓，其對應來自除法器（包括電阻為R8 之電阻器316及電阻為以7之電阻器318)之低限值電壓（如圖7 所示）。 在Vin為邏輯〇電壓之情形中，vcFS及VCCFS係在高低限值 内（圖7之tO + X至t2 + X)。若VCFS > VCCFS，則起源時脈為 邏輯1電壓，起源時脈*為邏輯〇電壓，以便丁2〇及T23開啟且 T21及T22關閉。CFS傳送至比較器324之負輸入且CCFS傳送 至比較器326之負輸入。若VCFS<高限值，比較器324之輸出 係邏輯1電壓。若VCCFS >低限值，比較器326之輸出係邏輯 〇電壓。因此，比較器328將Vout作為邏輯0電壓輸出，其在 圖6中匹配tO至tl之Vin。或者，V〇ut可為Vin之反轉。額外比 較器可提供Vout*。 若VCFS < VCCFS，則起源時脈為邏輯0電壓，起源時脈* 為邏輯1電壓，以便T20及T23關閉且T21及T22開啟。CCFS傳 送至比較器324之負輸入且CFS傳送至比較器326之負輸 入。若VCCFS<高限值，比較器324之輸出係邏輯1電壓。若 VCFS>低限值，比較器326之輸出係邏輯0電壓。因此，比較 器3 28將Vout作為邏輯0電壓輸出，其在圖6中匹配tO至tl之 Vin。 在Vin為邏輯1電壓之情形中，VCFS及VCCFS係在高低限值 外（圖7之t2 + X至t5 + X)。若VCFS > VCCFS，則起源時脈為 邏輯1電壓，起源時脈*為邏輯0電壓，以便T20及T23開啟且 T21及T22關閉。CFS傳送至比較器324之負輸入且CCFS傳送 至比較器326之負輸入。若VCFS>高限值，比較器324之輸出 87170 -22- 1239186 係邏輯0電壓。若VCCFS〈低限值，比較器326之輸出係邏輯1 電壓。因此，比較器328將Vout作為邏輯1電壓輸出，其在圖 6中匹配t2至t3之Vin。若VCFS < VCCFS，則起源時脈為邏輯 〇電壓，起源時脈*為邏輯1電壓，以便T20及T23關閉且T21 及T22開啟。CCFS傳送至比較器324之負輸入且CFS傳送至比 較器326之負輸入。若VCCFS>高限值，比較器324之輸出係 邏輯〇電壓。若VCFS<低限值，比較器326之輸出係邏輯1電 壓。因此，比較器328將Vout作為邏輯1電壓輸出，其在圖6 中匹配t3至t4之Vin。 3·額外資訊及具體實施例 如上所述，使用CFS& CCFS信號之組合傳達資訊具有優 勢。然而，資訊可以CFS單獨傳達。（回顧圖7中，選擇哪個 k號為標記CFS及哪一個為CCFS係任意的。）例如，圖16中， 傳运器350藉由導體μα將單獨CFS内Vin (或Vin*)資訊提供 至接收洛358，其將資訊恢復為Vout (或Vout*)。 本發明並不限於傳送器及接收器電路之間的特定類型互 連。例如’傳送器及接收器說明版本顯示作為載送傳統電 信號之電導體的互連。然而，可使用各種其他類型的互連， 包括電磁互連（例如波導（包括光纖）及射頻（RF))。僅作為範 例’圖17說明傳送器内（例如傳送器2〇或35〇)的em傳送器 362 ’並將其提供至接收器（例如接收器28或358)内的EM接收 器％6。EM傳送器362在導體μα上接收CFS，並以波導368將 其提供至EM接收器366，其將接收CFS提供至導體24A。CFS 之/、Λ 了作為波導368上的光學信號載送。使用無波導之光 87170 -23 - 1239186 學信號亦有可能，但也許不實際。在圖17包括傳送器20之 情形中，亦可具有另一用於CCFS之波導及導體24B。 圖18說明之系統與圖17類似，不過EM傳送器372係無線傳 送器，EM接收器376係無線接收器。圖18可包括無線技術， 例如RF。傳送器372及接收器376可包括λ/4天線。 導體24Α及24Β不必連續，但可包括中間電路、介電孔等 等。導體可包括用於AC耦合之比較器，儘管其可降低切換 速度。 本發明可用於圖1及2所示之點對點互連系統，其中每個 傳送器皆有一接收器。本發明亦可用於一系統，其中信號 自一個傳送器傳送至多個接收器。 傳送器及接收器根據CFS及CCFS編碼邏輯0或1電壓說 明。或者，兩個以上邏輯值可在CFS及CCFS内編碼。例如， 參考圖19，編碼控制頻率輸出電路包括第三編碼驅動器 410，提供兩個以上電壓位準（不僅係邏輯0及邏輯1值，還有 邏輯2值）。從而可改變數量編碼器及接收器。 本發明並不限於傳送CFS及CCFS之一特定類型、格式、内 容或意義。某些具體實施例中，一些導體載送命令，而另 一些載送位址，其他的載送資料。某些具體實施例中，命 令、位元址及資料以多工信號提供。某些具體實施例中， 命令可藉由使用不同發信之傳送器及接收器載送。本文所 述之編碼技術可使用各種編碼技術，例如8b/ 10b編碼。所說 明之電路僅為範例。各種信號之極性可改變。 說明電路可包括額外電路，例如靜電放電（electrostatic 87170 -24- 1239186 discharge ; ESD)電路、啟動信號控制電路及計時鍊。替代具 體實施例中，CFS可在兩個導體上差動地載送，CCFS可在兩 個導體上差動地載送。 有各種產生Clk、Clk*、Vin及Vin*信號的方法。圖20說明 提供這些信號之電路，不過本發明並不需要此電路。多相 電路420包括觸發電路422及424 (其可為正反器），其接收Clk 信號並將觸發輸出提供至互斥OR閘428及互斥NOR閘430。閘 428之輸出提供至一計時鍊，其包括一緩衝器432及一反向器 434，在導體1〇2上提供Clk信號。閘430之輸出提供至一計時 鍊，其包括一緩衝器436及一反向器438，在導體104上提供 Clk*信號。同樣，多相電路440包括觸發電路442及444 (其可 為正反器），其接收Clk信號並將觸發輸出提供至互斥〇R閘 448及互斥NOR閘450。閘448之輸出提供至一計時鍊，其包 括一緩衝器452及一反向器454，在導體1〇6上提供Vin信號。 閘450之輸出提供至一計時鍊，其包括一緩衝器456及一反向 器458，在導體108上提供Vin*信號。計時鍊之目的係增加 Clk、Clk*、Vin及Vin*信號的驅動電流。信號極性可藉由修 改電路改變。計時鍊亦可用於上述傳送器及/或接收器内以 增加驅動電流。 術語「回應」意味著一工作或事件至少部分引起另一工 作或事件，儘管該工作或事件亦可具有其他起因。 具體實施例係本發明之實施或範例。說明書中參考本發 明的「一具體實施例」、「一項具體實施例」、「某些具 體實施例」或者「其他具體實施例」代表結合具體實施例 87170 -25 - 1239186 說明的特定功能、結構或特徵被包含於本發明至少某些具 體實施例中，但並不一定包含於本發明所有具體實施例 中。本文各處出現的「一具體實施例」、「一項具體會」 例」或「某些具體體實施例」不一定指同一具體實施例。 若說明書提到「可」、「可能」或「能夠」包括一晶片、 功能、結構或特性，則並非必須包括該特定晶片、功能、 結構或特性。若說明書或申請專利範圍中提到「一」或「〜 個」兀件，則並不代表僅有一個元件。若說明書或申請 利範圍提到「-額外的」^件，那並不排除有多個、 元件。 、巧 本發明並不限於本文所列出的特定詳細說明。事會上， 從本發明中受益的熟習技術人士應瞭解，在本發明範疇 内，可對上述說明和圖式作許多的變化。因此，以下包含 任何修訂的申請專利範圍定義了本發明的範疇。 口 【圖式簡單說明】 根據下又的詳細說明以及本發明的具體實施例之附圖， 可更无分地認識本發明，然而，所說明的特定具體實施例 不應視作限制本發明，而只是用於說明及理解。 圖1係根據本發明某些具體實施例之系統的方塊圖。 圖2係根據本發明某些具體實施例之系統的方塊圖。 圖3係根據本發明某些具體實施例的圖1之傳送器的方塊

圖。 A 圖4係根據本發明某些具體實施例的圖1之傳送器的方塊 87170 -26- 1239186 圖5係根據本發明某些具體實施例的圖1之傳送器的方塊 圖。 圖6係可用於本發明某些具體實施例之Clk及Clk*信號及 Vin及Vin*信號的曲線圖。 圖7係根據本發明某些具體實施例可藉由各種編碼機制 產生之數量編碼控制頻率信號（controlled frequency signal ; CFS)及互補數量編碼控制器頻率信號（complementary magnitude encoded controlled frequency signal; CCFS)白勺曲系泉圖。 圖8係根據本發明某些具體實施例的圖1之系統的示意方 塊圖，其包括傳送器、接收器及導體。 圖9係根據本發明某些具體實施例的圖3及8之編碼控制 頻率輸出電路的示意方塊圖。 圖10係根據本發明某些具體實施例的圖5之編碼控制頻 率輸出電路的示意方塊圖。 圖11係根據本發明某些具體實施例的圖1之接收器的示 意方塊圖。 圖12係根據本發明某些具體實施例的圖1之接收器的示 意方塊圖。 圖13係根據本發明某些具體實施例可用於圖11及12的接 收器之電路的示意方塊圖。 圖14係根據本發明某些具體實施例可用於圖11及12的接 收器之電路的示意方塊圖。 圖15係根據本發明某些具體實施例的圖1之接收器的示 意方塊圖。 87170 -27- 1239186 圖16係根據本發明某些具體實施例之系統的示意方塊 圖。 圖17係根據本發明某些具體實施例之系統的示意方塊 圖。 圖18係根據本發明某些具體實施例之系統的示意方塊 圖。 圖19係根據本發明某些具體實施例之編碼控制頻率輸出 電路的7F意方塊圖。 圖20係用於本發明某些具體實施例的用以產生Clk及Clk* 信號之電路及用以產生Vin及Vin*信號之電路的示意方塊 圖。 【圖式代表符號說明】 10 系統 14 晶片或晶片部分 16 晶片或晶片部分 20 傳送器 22 傳送器 24A 導體 24B 導體 26A 導體 26B 導體 28 接收器 30 接收器 40 傳送器 87170 -28- 傳送器 導體 導體 導體 導體 接收器 接收器

晶片或晶片部分 晶片或晶片部分 傳送器/接收器 傳送器/接收器 雙向導體 雙向導體 雙向導體 雙向導體 傳送器/接收器 傳送器/接收器 編碼控制頻率輸出電路 編碼控制頻率輸出電路 導體 導體 導體 導體 -29- 數量編碼器 數量驅動器 反向器 控制頻率驅動器 數量編碼器 數量驅動器 反向器

控制頻率驅動器 MECF解碼器 時脈起源電路 比較器 比較器 同步化電路 第一編碼驅動器 第二編碼驅動器 NOR閘極 N AND閘極 操作放大器 操作放大器 電阻器 電阻器 參考反相電路 電阻器 電阻器 -30- 電阻器 電阻器 比較器 比較器 比較器 傳送器 接收器

EM傳送器 EM接收器 波導

EM傳送器 EM接收器 第三編碼驅動器 多相電路 觸發電路 觸發電路 互斥OR閘 互斥NOR閘 緩衝器 反向器 緩衝器 反向器 多相電路 觸發電路 -31 - 1239186 444 觸發電路 448 互斥OR閘 450 互斥NOR閘 452 緩衝器 454 反向器 456 缓衝器 458 反向器 N1 節點 N2 節點 N3 節點 N4 節點 T11 電晶體 T13 電晶體 -32- 87170

Claims (1)

12391^^127^71 ^ ^ 昂W2122373唬專利申請案 •中 申請專利範圍替換本(94年3月） 拾、申請專利範園·· I 一種晶片，包括： 一傳送器，包含： =碼控制頻率輸㈣路，用轉收至少—個輪 m固時脈信號’以及產生一回應的 。： 頻率信號（CFS)。 馬制 2.如申請專利範圍第丨項之 雨踗你筮一银 曰矸，、肀3 '扁碼控制頻率輸出 本〜、，扁碼控制頻率輸出電路，且其中該傳送進一 ‘。3罘_編碼控制頻率輸出電路，其係用以接 一個輸入信號及至少一個眭 y y 倜時脈k號，以及產生一 Θ麻的 互補數量編碼控制頻率信號（CCFs)。 口應的 3·如申請專利範圍第 攄η相n 其中該等CFS及CCFS係依 據同相數I編碼編碼。 4.如申請專利範圍第3項之晶 控制頻率輸出電路各，接收;、中❹卜及弟二編碼 % H % 、各/、接收一個時脈信號，且對於該等 弟 及弟一編碼控制步g康私山 ..,^^^ 剌乂、旱輸出電路該時脈信號相同，以 個鈐人r咕 弟—、.扁碼控制頻率輸出電路各只接收 一個輸入信號，由該第— ，鈐i '，扁碼控制頻率輸出電路接收之 β W入秸就係由該篦-娘Tff , 於入e % Μ 一、，扁馬控制頻率輸出電路接收之該 輸入信唬的一邏輯反轉。 5·如申請專利範圍第2項之曰 撼.至伞偷奴母 片，其中該等CFS及CCFS係依 據功率千衡數量編碼編碼。 6·如申請專利範圍第5項之曰 祕座丨相、玄4人山 日曰片’其中該等第一及第二編碼 控制頻率輸出電路各只拉 m 及篦-絶^ 吳收一個輸入信號’且對於該等 罘一及罘一編碼控制頻 87170 〃李則出電路之該輸入信號相同， 趙 9186

以及其中該等第一及第二編碼控制頻率輸出電路各只接 收個時脈信號，由該第一編碼控制頻率輸出電路接收 之該時脈信號係由該第二編碼控制頻率輸出電路接收之 該時脈信號的一邏輯反轉。 7·如申請專利範圍第2項之晶片，其中該等CFS及CCFS係依 據偏移平衡數量編碼編碼。 8·如申請專利範圍第7項之晶片，其中該等第一及第二編碼 控制頻率輸出電路各接收兩個彼此邏輯反轉之輸入作 號，以及其中該等第一及第二編碼控制頻率輸出電路各 接收一個時脈信號，由該弟一編碼控制頻率輸出電路 接收之該時脈信號係由該第二編碼控制頻率輸出電路接 收之該時脈信號的一邏輯反轉。 9·如申請專利範圍第2項之晶片，其進一步包括一接收哭， 用以接收該等CFS及CCFS並將他們解碼，產生一輸出佐 號。 10.如申請專利範圍第9項之晶片，其進一步包括額外傳送器 及額外接收器。 11·如申請專利範圍第2項之晶片，其中該等第—及第二編碼 控制頻率輸出電路各包括一數量編碼器、一控制頻率驅 動器及耦合至該數量編碼器之數量驅動器，以及其中$ 控制頻率驅動器及該等數量驅動器組合以在一導體上^ 供該各自CFS或CCFS。 12·如申請專利範圍第1項之晶片，其中該等數量驅動器包括 兩個以上編碼驅動器。 87170 -2- 1239186 13.如申請專利範圍第1項之田 電路包括一數量編碼哭、上中該編碼控制頻率輸出 數量編碼器之數量驅動哭制頻率驅動器及槁合至該 及該等數量驅動器組合:;在以：其中該控制頻率驅動器 …請專利範圍第丨，之:片一，導 用以接收該CFS並將其解產、步包括一接收器’ H 、λ 解馬，產生一回應的輸出信號。 15· 一種用於控制頻率信號 第 片，包含一傳送器，包括： 曰曰 路’用以接收至少一個輸入信號 以及產生一回應的數量編碼控制 編碼控制頻率輸出電 及至少一個時脈信號， 頻率信號（CFS);以及 第一曰曰片，包含一接收器，用以接收該cFS及提供 一回應的輸出信號。 16·如^請專利範圍第15項之系統，其中該輸出信號係該輸 入#號之一時間延遲形式。 17·如申請專利範圍第15項之系統，其中該輸出信號係該輸 入信號之一時間延遲形式的一邏輯反轉。 18·如申請專利範圍第15項之系統，其中該等第一及第二晶 片藉由將該CFS載送至該接收器的一第一導體耦合。 19·如申請專利範圍第15項之系統，其中該等第一及第二晶 片藉由將該CFS載送至該接收器的一第一波導耦合。 20·如申請專利範圍第15項之系統，其中該CFS作為該等第一 及第二晶片之間的一 RF信號傳送。 2L —種用於控制頻率信號之系統，包括： 87170 -3- 1239186 曰曰片 包含一傳送器之第 第一編碼控制頻率輸出電路，其係用以接收至少一個 輸入信號及至少一個時脈信號，以及產生-回應的數量 編碼控制頻率信號（CFS);以及 一第二編碼控制頻率輸出電路，用以接收至少一個輸入 信號及至少一個時脈作骑，议立止 〒乜唬以及產生—回應的互補數量 編碼控制頻率信號（CCFS);以及 一第二晶片，包含一接收器，用以接收該等cFS&cCFS 及提供一回應的輸出信號。 22.如申清專利範圍第21項之系統，其中該輸出信號係該輸 入信號之一時間延遲形式。 23.如申請專利範圍第21項之系統，其中該輸出信號係該輸 入信號之一時間延遲形式的一反轉。 24·如申凊專利範圍第21項之系統，其中該等第_及第二晶 片藉由將該CFS載送至該接收器的一第一導體及將該 CCFS載送至該接收器的一第二導體揭合。 25. 如申請專利範圍第24項之系統，其中該第一晶片亦包括 一接收器且該第二晶片亦包括一傳送器。 26. 如申請專利範圍第24項之系統，其中該等第一和第二導 體係雙向。 27. 如申請專利範圍第21項之系統，其中該等第一及第二晶 片藉由將該CFS載送至該接收器的，第一波導及將該 CCFS載送至該接收器的〆第二波導搞合。 28. 如申請專利範圍第21項之系統，其中該等CFS及CCFS作 為該等第一及第二晶片之間的一 RF信號傳送。 87170 -4-