KR100824489B1 - 제어된 주파수 신호 - Google Patents

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Abstract

소정의 실시예들에 있어서, 송신기는 크기 인코드된 제어된 주파수 신호(CFS)를 생성하는 제1 인코딩 제어된 주파수 출력 회로와 상보적 크기 인코드된 제어된 주파수 신호(CCFS)를 생성하는 제2 인코딩 제어된 주파수 출력 회로를 포함한다. 다른 실시예들도 설명되고 청구된다.
크기 인코드된 제어된 주파수 신호(CFS), 상보적 크기 인코드된 제어된 주파수 신호(CCFS), 인코딩 제어된 주파수 출력 회로

Description

제어된 주파수 신호{CONTROLLED FREQUENCY SIGNALS}
<관련 출원>
본 출원과 "Receivers for Controlled Frequency Signals"(Docket No. 42P14745)란 제목의 출원 번호 제10/225,691 호(현재 미국 특허 제7,158,594 호)는 동일자로 출원되었고, 본질적으로 명세서 내용이 동일하고, 관련된 주제에 대해 주장한다.
본 발명은 제어된 주파수 신호를 제공하고 수신하는 송신기 및 수신기와, 그러한 송신기 및 수신기를 포함한 시스템에 관한 것이다.
심볼간 간섭(Inter Symbol Interference: ISI)은 변화하는 주파수의 펄스들의 중첩을 통해 신호 무결성을 저하시킨다. 고주파수 펄스들을 갖는 데이터 패턴은 ISI에 민감하다. 고주파수 펄스들은 저주파수 펄스들보다 페이즈 시프트를 더 많이 하고 더 많이 감쇠하여, 저주파수 펄스들과 중첩될 때 고주파수 펄스들의 소실을 야기한다. ISI에 의해 유발된 데이터 패턴의 왜곡은 오류를 야기할 수 있다. 종래의 시그널링에 있어서 보상되지 않은 랜덤 데이터 패턴들이 송신될 수 있는 주파수는 ISI에 의해 제한될 수 있다.
이콜라이제이션(Equalization) 및 나이퀴스트 시그널링(Nyquist signaling)은 ISI에 대해 제시된 두가지 솔루션이다. 이콜라이제이션은 민감한 데이터 패턴 내의 고주파수 펄스들에 대한 진폭을 복원하고자 하는 커브-피팅 솔루션(curve-fitting solution)이다. 이 솔루션은 손실된 데이터를 예측하고 좁은 펄스들에 대한 진폭을 사전-강조함(pre-emphasizing)으로써 이를 복원하려고 한다. 이콜라이제이션의 단점은, 그것이 기껏해야 커브-피팅이기 때문에, 임의의 예측된 진폭 손실을 복원하기 위해 데이터의 랜덤 펄스들 내의 고주파수 펄스들의 진폭을 조정한다는 것을 포함한다. 예측된 손실은 매우 시스템 특정적이고 패턴 특정적이어서, 예측된 데이터 패턴들에 대한 그리고 그것이 사용되는 각각의 고객 시스템에 대한 튜닝을 필요로 한다. 이것은 예측되지 않은 데이터 패턴들 및 가변적인 시스템 전달 기능에 민감하다. 그러한 솔루션들에 대한 반복적인 성질은 시간 소모적이고 시스템 특정적인 구현을 초래하여, 결코 최적의 솔루션에 수렴하지 않을 가능성이 있다.
나이퀴스트 시그널링은 ISI에 대한 또 다른 종래 기술의 솔루션으로서, ISI를 극복하기 위해 시간 도메인에서 올려진 코사인과 사인 함수 펄스들을 이용한다. 그러한 함수들을 구현하기 위한 복잡도는 엄청난 비용을 필요로 하여 실질적으로 금지하는 것이나 다름이 없다.
소스 동기 시그널링에서, 데이터 시그널 및 하나 이상의 연관된 클럭 또는 스트로브 신호들이 송신기로부터 수신기로 보내진다. 클럭 또는 스트로브 신호들은 수신 회로에 의해 데이터 신호를 샘플링하는 횟수를 결정하기 위해 이용된다.
어떤 시그널링 기술들에서는, 타이밍 신호가 송신되는 데이터 신호 내에 내장되어 스테이트 머신(a state machine)을 통해 복원될 수 있다. 내삽기(interpolator)는 예를 들면 페이즈 고정 루프(a phase locked loop) 또는 지연된 고정 루프(a delayed locked loop)로부터 다수의 클럭 또는 스트로브 신호를 수신한다. 복원된 타이밍은, 내삽기에 의해 수신된 클럭 또는 스트로브 신호들 중에서 선택을 하고 또한 선택된 클럭 또는 스트로브 신호를 수신기에 제공하여 수신기가 인입 데이터 신호의 샘플링을 제어하도록 하기 위해 이용된다. 어떤 구현 예들에서는, 실제 데이터가 송신되기 전에 적당한 샘플링 타이밍을 얻기 위해 데이터 신호 내에 트레이닝 정보가 제공된다. 트레이닝 정보는 샘플링 타이밍을 유지하기 위해 이따금씩 제공될 수 있다. 다른 구현 예들에서는, 트레이닝 정보가 이용되지 않고, 샘플 타이밍이 이전의 데이터 신호들로부터 생성된다. 타이밍 정보를 매립시키기 위한 다양한 기술들이 있다. 8B/10B 기술은 잘 알려진 기술이다.
신호들의 전송은 멀티-드롭(일 송신기 대 다수의 수신기) 또는 포인트-투-포인트(일 송신기 대 일 수신기)로 될 수 있다. 전송은 일 방향, 순차적 양 방향, 또는 동시적 양 방향일 수 있다.
도전체 상의 신호들의 노이즈는 신호가 훼손되게 야기한다. 노이즈의 효과를 감소시키기 위한 기술로서, 데이터를 두개의 와이어 상으로 송신한 다음 수신된 신호들의 절대값들이 아니라 수신된 신호들의 차이를 봄으로써 수신기에서 노이즈를 제거하는 기술이 있다. 전형적으로, 하나의 도전체는 다른 도전체의 반전된 신호를 반송한다.
본 발명은 하기에 주어진 상세한 설명으로부터, 그리고 본 발명의 실시예들 을 나타낸 첨부 도면들로부터 보다 충분히 이해될 것이나, 본 발명은 설명된 특정한 실시예들로만 제한되는 것으로 여겨서는 안되고, 단지 설명 및 이해를 돕기 위한 것으로 이해되어야 한다.
도 1은 본 발명의 소정의 실시예들에 따른 시스템의 블록도.
도 2는 본 발명의 소정의 실시예들에 따른 시스템의 블록도.
도 3은 본 발명의 소정의 실시예들에 따른 도 1의 송신기의 블록도.
도 4는 본 발명의 소정의 실시예들에 따른 도 1의 송신기의 블록도.
도 5는 본 발명의 소정의 실시예들에 따른 도 1의 송신기의 블록도.
도 6은 본 발명의 소정의 실시예들에 이용될 수 있는 Clk과 Clk* 신호 및 Vin 및 Vin* 신호의 그래프 표현.
도 7은 본 발명의 소정의 실시예들에 따른 다양한 인코딩 스킴을 통해 생성될 수 있는 크기 인코드된 제어된 주파수 신호(Magnitude Encoded Controlled Frequency Signal(CFS))와 상보적 크기 인코드된 제어된 주파수 신호(Complementary Magnitude Encoded Controlled Frequency Signal (CCFS))의 그래프 표현.
도 8은 본 발명의 소정의 실시예들에 따른 도 1의 송신기, 수신기 및 도전체를 포함한 시스템의 개략적인 블록도.
도 9는 본 발명의 소정의 실시예들에 따른 도 3 및 도 8의 인코딩 제어된 주파수 출력 회로의 개략적인 블록도.
도 10은 본 발명의 소정의 실시예들에 따른 도 5의 인코딩 제어된 주파수 출 력 회로의 개략적인 블록도.
도 11은 본 발명의 소정의 실시예들에 따른 도 1의 수신기의 개략적인 블록도.
도 12는 본 발명의 소정의 실시예들에 따른 도 1의 수신기의 개략적인 블록도.
도 13은 본 발명의 소정의 실시예들에 따른 도 11 및 도 12의 수신기 내에 이용될 수 있는 회로의 개략적인 블록도.
도 14는 본 발명의 소정의 실시예들에 따른 도 11 및 도 12의 수신기 내에 이용될 수 있는 회로의 개략적인 블록도.
도 15는 본 발명의 소정의 실시예들에 따른 도 1의 수신기의 개략적인 블록도.
도 16은 본 발명의 소정의 실시예들에 따른 시스템의 개략적인 블록도.
도 17은 본 발명의 소정의 실시예들에 따른 시스템의 개략적인 블록도.
도 18은 본 발명의 소정의 실시예들에 따른 시스템의 개략적인 블록도.
도 19는 본 발명의 소정의 실시예들에 따른 인코딩 제어된 주파수 출력 회로의 개략적인 블록도.
도 20은 본 발명의 소정의 실시예들에 이용하기 위한 Clk 및 Clk* 신호와 Vin 및 Vin* 신호를 생성하기 위해 이용된 회로의 개략적인 블록도.
소정의 실시예들에서, 본 명세서에 설명된 발명들은 데이터 신호를 크기 인코드된 제어된 주파수 신호(CFS)로 인코드하는 송신기를 갖는 시스템을 포함한다. 소정의 실시예들에서는, 또한 상보적 크기 인코드된 제어된 주파수 신호(CCFS)가 생성된다. CFS의 전압은 VCFS이고 CCFS의 전압은 VCCFS이다.
도 1을 참조하면, 시스템(10)은 칩 혹은 칩의 일부(14) 또는 칩 혹은 칩의 일부(16)를 포함한다. 14와 16이 칩의 일부를 나타내는 경우에, 이들은 같은 칩 내에 있을 수 있다. 송신기들(20, ..22)은 N개의 송신기들을 나타내고, 도전체들(24A, 24B, 26A, 26B)은 두개의 도전체들의 N 세트들을 나타내고, 수신기들(28, ..30)은 N개의 수신기들을 나타낸다. 송신기들(40, ..42)은 M개의 송신기들을 나타내고, 도전체들(44A, 44B, 46A, 46B)은 두개의 도전체들의 M 세트들을 나타내고, 수신기들(48, ..50)은 M개의 수신기들을 나타낸다. M은 N과 같은 수일 수도 있고 다른 수일 수도 있다. 송신기들(20, ..22)은 수신기들(28, ..30)에게 도전체(24A, 24B, ..26A, 26B) 상으로 CFS 및 CCFS를 제공한다. 송신기들(40, 42)은 수신기들(48, ..50)에게 도전체(44A, 44B, ..46A, 46B) 상으로 CFS 및 CCFS를 제공한다. 송신기들과 수신기들은 송신기들과 수신기들의 쌍들의 그룹으로 취급될 수 있다.
도 1에서, 도전체들(24A, 24B, ..26A, 26B, 44A, 44B, ..46A, 46B)은 단일 방향으로 신호를 송신하는 것으로 도시되어 있다. 대안적으로, 양방향 도전체들이 이용될 수 있다. 예를 들어, 도 2에서, 시스템(60)은 송신기/수신기들(70,..72)이 양방향 도전체들(74A, 74B, ..76A, 76B)을 통해 송신기/수신기들(78,..80)에 연결된다. 전송은 순차적 양방향 혹은 동시적 양방향일 수 있다.
1. 송신기들
도 1 및 도 2의 송신기들이 구성될 수 있는 여러가지 방법들이 있다. 예를 들어, 도 3-5는 송신기(20)의 다른 실시예들을 예시한다(도 1에도 도시됨). 도 3-5에서, 송신기(20)는 도전체(24A) 상에 CFS를 생성하기 위한 제1 인코딩 제어된 주파수 출력 회로(90)와, 도전체(24B) 상에 CCFS를 생성하기 위한 제2 인코딩 제어된 주파수 출력 회로(94)를 포함한다. 인코딩 제어된 주파수 출력 회로들(90, 94)은 각각 적어도 하나의 클럭 신호와 적어도 하나의 입력 신호를 수신한다. 어느 신호가 CFS로 일컬어지고, 어느 신호가 CCFS로 일컬어질지는 다소 임의적이다. 그러나, 수신기는 원하는 극성들(polarities)을 얻기 위해 CFS와 CCFS를 적당히 라우트해야 한다.
클럭 신호(Clk)는 도전체(102) 상으로 반송되고, Clk의 역(반전) 신호(Clk*)는 도전체(104) 상으로 반송되고, 입력 신호(Vin)는 도전체(106) 상으로 반송되고, 반전 입력 신호(Vin*)는 도전체(108) 상으로 반송된다. 도시된 바와 같이, 도 3에서, 인코딩 제어된 주파수 출력 회로(90)는 Clk와 Vin* 신호를 수신하고, 인코딩 제어된 주파수 출력 회로(94)는 Clk와 Vin 신호를 수신한다. 도 4에서, 인코딩 제어된 주파수 출력 회로(90)는 Clk와 Vin* 신호를 수신하고, 인코딩 제어된 주파수 출력 회로(94)는 Clk*와 Vin* 신호를 수신한다. 도 5에서, 인코딩 제어된 주파수 출력 회로(90)는 Clk, Vin 및 Vin* 신호를 수신하고, 인코딩 제어된 주파수 출력 회로(94)는 Clk*, Vin 및 Vin* 신호를 수신한다. 물론, 이들은 단지 예시들이며, 송신기(20)와 수신기(28)를 변형함으로써, 다른 극성의 클럭 및 입력 신호가 도 3-5의 송신기들에 의해 수신될 수 있다.
도 6은 시간 t0t8에 걸친 Clk, Clk*, Vin, Vin*의 대표적인 예들을 나타낸다. 그러나, , Clk*, Vin, Vin*은 도시된 것과 다소 다른 모양일 수 있다. 예를 들어, 이들은 모양이 보다 사인파형일 수 있고, 또는 보다 스퀘어 파형일 수도 있다. 도 6의 특정 예에서, 시간 주기 t0...t8에 걸친 Vin의 상태는 0 0 1 1 1 0 1 0이다.
CFS 및 CCFS와 관련하여 이용될 수 있는 다양한 인코딩 기술들이 있다. 인코딩 기술들의 예로는 인 페이즈 크기 인코딩(인 페이즈 인코딩), 전력 밸런스드 크기 인코딩(전력 밸런스드 인코딩), 및 오프셋 밸런스드 크기 인코딩(Offset Balanced Encoding)을 포함한다. 도 6의 Clk, Clk*, Vin, Vin* 신호들 중 세개 혹은 네개에 대한 이들 세가지 인코딩 기술의 예가 시간 주기 t0+X...t8+X에 걸쳐 도 7에 예시된다. 시간 t0...t8에 대한 Vin의 상태가 또한 도시된다. VDD는 전원 전압이고, VSS는 접지 기준 전압이다. 시스템에는 다른 전원 전압 및 접지 기준 전압이 있을 수 있다.
도 7에서, 인 페이즈 인코딩에 대한 CFS와 CCFS는 도 3의 송신기(20)에 의해 제공된다. CCFS는 점선으로 도시된다. 도 7의 예에서, 인 페이즈 인코딩에 대해, CFS 및 CCFS는, 어떤 특정한 샘플링된 시간에서 CCFS>CFS이면, 논리 0(로우) 전압을 나타내고, CCFS<CFS이면, 논리 1(하이) 전압을 나타낸다. CFS와 CCFS에 의해 표현되는 논리값을 결정하기 위해 다른 방법들이 이용될 수 있다. 도 7의 인코딩들 각각에 대해, 특정 신호에서 논리 0 또는 1 전압의 선택은 일관성이 있는 한 임의적인 것이고, 반대 논리 값(역의 값)이 선택될 수도 있다. 어써트된(asserted) 하이 로직이 본 명세서에서 설명되지만, 어써트된 로우 로직이 이용될 수도 있다.
도 7에서, 전력 밸런스드 인코딩에 대한 CFS와 CCFS는 도 4의 송신기(20)에 의해 제공된다. 도 7의 예에서, 전력 밸런스드 인코딩을 위해, CFS와 CCFS는 평균값이 VDD/2보다 작을 때는 논리 0 전압을 나타내고, 평균값이 VDD/2보다 클 때는 논리 0 전압을 나타낸다. CFS와 CCFS에 의해 표현되는 논리값을 결정하기 위해 다른 방법들이 이용될 수 있다.
도 7에서, 오프셋 밸런스드 인코딩에 대한 CFS와 CCFS는 도 5의 송신기(20)에 의해 제공된다. 도 7의 예에서, 오프셋 밸런스드 인코딩을 위해, CFS와 CCFS가 하이와 로우 임계치 안쪽에 있을 때 CFS와 CCFS는 논리 0 전압을 나타내고, CFS와 CCFS가 하이와 로우 임계치 바깥쪽에 있을 때 CFS와 CCFS는 논리 1 전압을 나타낸다. CFS와 CCFS에 의해 표현되는 논리값을 결정하기 위해 다른 방법들이 이용될 수 있다.
도 7에서, 어느 신호가 CFS로 레이블되고 신호가 CCFS로 레이블되는지의 선택은 임의적이며, 다만 신호의 라우팅과 회로가 그러한 선택에 따라 변화할 수 있다.
도 8은 도 3의 송신기(20)(인 페이즈 인코딩을 위한)와 수신기(28)(인 페이즈 인코딩으로 인코드된 신호들의 디코딩을 위한)의 실시예들에 대한 추가적인 세부 구성을 예시한다. 본 발명은 이들 세부 내용들로 한정되는 것은 아니다. 인코딩 제어된 주파수 출력 회로(90, 94)는 전력 밸런스드 인코딩을 위해 이용될 수 있지만, 도 4에 도시된 다른 입력들을 이용한다. Clk와 Vin* 신호들은 인코딩 제어된 주파수 출력 회로(90)에 의해 도전체들(102, 106) 상으로 수신되고, Clk와 Vin 신호들은 인코딩 제어된 주파수 출력 회로(94)에 의해 도전체들(102, 106) 상으로 수신된다. 도 8의 예에서, 인코딩 제어된 주파수 출력 회로들(90과 94)은 동일하지만, 서로 다를 수도 있다. 이들이 동일한 경우의 장점은 CFS와 CCFS 사이에 더 타이트한 타이밍 공차를 유도할 수 있다는 것이다. Clk 신호는 크기 인코더들(150, 170)과 인버터들(156, 176)에 의해 수신된다. 인버터들(156, 176)로부터의 반전된 클럭 신호들은 제어된 주파수 구동기들(158, 178)에 각각 제공된다. 크기 인코더들(150, 170)은 크기 구동기들(154, 174)에 신호를 각각 제공하여, 크기 구동기들(154, 174)과 제어된 주파수 구동기들(158, 178)의 조합이 원하는 CFS를 도전체(24A) 상에 그리고 원하는 CCFS를 도전체(24B) 상에 제공한다. 크기 인코더들(150, 170)의 예는 도 9 및 도 10에 제공된다. 수신기들은 이 다음 섹션에서 논의된다.
도 9는 도 3의 인코딩 제어된 주파수 출력 회로(90)의 실시예들의 추가적인 세부 구성을 제공한다. 본 발명은 이들 세부 내용들로 한정되는 것은 아니다. 크기 인코더(150)는 NOR 게이트(210)와 NAND 게이트(212)를 포함하고, 이들 각각은 Clk와 Vin*을 수신한다. 도 9의 예에서, 크기 구동기(154)는 제1 인코드 구동기(202)와 제2 인코드 구동기(204)를 포함한다. 제어된 주파수 구동기(158)와 제1 및 제2 인코드 구동기(202, 204)는 임피던스 제어 신호를 수신하여 출력 임피던스 3r0를 생성하는데, r0는 도전체(24A)의 특성 임피던스이다. 인에이블 신호도 또한 도시된다. 임피던스 및 인에이블 신호들은 필요로 되지 않는다. 구동기(158)로의 입력이 논리 1 전압일 때, 구동기(158)는 그의 출력(도전체(24A)에 연결됨)을 전원 전압 VDD로 인출하려 한다. 구동기(158)로의 입력이 논리 0 전압일 때, 구동기(158)는 그의 출력을 접지 전압 VSS로 인출하려 한다. 유사하게, 그런 다음 제1 및 제2 인코드 구동기(202, 204)의 입력이 논리 1 전압이면 이 구동기들은 그들 각각의 출력을 VDD로 인출하려고 하고, 입력이 논리 0 전압이면 이 구동기들은 그들 각각의 출력을 VSS로 인출하려고 한다.
따라서, CFS의 전압은 구동기들(158, 202, 204)로의 입력의 함수이다. 예를 들어, 구동기들(158, 202, 204)로의 입력이 각각 논리 1 전압이면, 구동기들(158, 202, 204) 각각은 VDD로 인출하고, 도전체(24A) 상의 CFS는 VDD로 인출된다. 유사하게, 구동기들(158, 202, 204)로의 입력이 각각 논리 0 전압이면, CFS는 VSS로 인출된다. 구동기들(158, 202, 204)로의 입력들 중 하나가 논리 1 전압이고 두개의 입력이 논리 0 전압이면, CFS는 1/3 VDD로 인출된다. 구동기들(158, 202, 204)로의 입력들 중 두개가 논리 1 전압이고 한개의 입력이 논리 0 전압이면, CFS는 2/3 VDD로 인출된다. (본 발명은 이러한 세부 내역들에 한정되는 것은 아니다. 예를 들어, 구동기들(158, 202, 204)은 입력값을 반전할 수 있다.)
표 1은 NOR 게이트(210)와 NAND 게이트(212)의 출력들을 Clk와 Vin의 함수로서 나타낸다. 게이트들(210, 212)의 출력들은 각각 구동기들(202, 204)의 입력들이다. 이 표는 또한 인버터(156)의 출력과(이것은 구동기(158)의 입력임) CFS의 값을 구동기(158)와 제1, 제2 인코드 구동기들(202와 204)의 출력의 함수로서 나타낸다.
Vin* Clk NOR의 출력(구동기(202)의 입력) NAND의 출력(구동기(204)의 입력) 인버터(156)의 출력(구동기(158)의 입력) CFS
0 0 1 1 1 모두 하이(예를들어, VDD)
0 1 0 1 0 중간 로우(예를들어, 1/3 VDD)
1 0 0 1 1 중간 하이(예를들어, 2/3 VDD)
1 1 0 0 0 모두 로우(예를들어, VSS)
물론, 모두 하이 전압 신호가 정확히 VDD일 필요는 없고, 중간 로우 전압이 정확히 1/3 VDD일 필요는 없고, 중간 하이 전압이 정확히 2/3 VDD일 필요는 없고, 모두 로우 신호가 정확히 VSS일 필요도 없다.
도 4의 송신기(20)는, 다른 입력을 갖는 것을 제외하고는, 도 3의 것과 동일할 수 있다. 대안적으로, 도 5의 송신기(20)는 도 4의 것과 다소 다를 수 있다.
도 10은 도 5의 인코딩 제어된 주파수 출력 회로(94)의 예를 도시한다. 인코딩 제어된 주파수 출력 회로(90)는 도 5에 도시된 바와 같이 다른 입력 신호를 갖는 동일한 회로일 수 있다. 도 10에서, 크기 인코더(170)는 도시된 바와 같이 다른 입력 신호를 이용하는 것을 제외하고는 도 9의 크기 인코더(150)와 동일하다. 크기 구동기(174)는 크기 구동기(154)와 동일하지만, 다를 수도 있다. 제어된 주파수 구동기(178)는 제어된 주파수 구동기들(158)와 동일하지만, 다를 수도 있다.
CFS와 CCFS의 조합은 노이즈를 제거하고 디코딩을 용이하게 함으로써 고주파수의 데이터 전송에서 양호한 신호 무결성을 가능하게 해준다. 신호들은 또한 ISI에 대한 소정의 면역성을 본래 갖는다. 간단히 예를 들면, 크기 인코드된 제어된 주파수들의 수학적 모델은 수학식 1로 제공되는데, 이것은 다음과 같은 Fourier 변환을 나타낸다.
Figure 112005009080882-pct00001
여기서 t는 시간이고, s(t)는 시간 도메인에서의 함수이고, ω는 주파수이고, ω0는 제어 주파수(데이터가 인코드되는 주파수), m은 인코드된 디지털 값들의 어레이이고, B는 베이스에 대한 상수값이고, E는 인코드 하이에 대한 상수값이고, VDD는 전원 전압이고, S(ω)는 주파수 도메인에서의 함수이고, α는 m에서 1들과 0들의 비율이고, δ(ω0)는 임펄스 함수(impulse function)이고, C는 일정한 DC 오프셋이다. 데이터가 인코드되는 주파수 도메인 내의 임펄스 함수는, 모든 또는 실질적으로 모든 신호의 에너지가 단일 주파수로 제한되기 때문에, ISI를 제거하거나 상당히 감소시키는 장점을 가져온다. 본 발명은 수학식 1의 사항으로 한정되는 것은 아니다.
2. 수신기들
도 1의 수신기들(28, ..30과 48, ..50)과 도 2의 송신기/수신기들(70,..72와 78,..80)은 다양한 디자인으로 구성될 수 있다. 도 8은 소정 실시예들에 따른 수신기의 개략적인 블록도를 나타내지만, 본 발명은 이 세부 구성으로 한정되는 것은 아니다. 도 8을 참조하면, 수신기(28)는 시간 지연 후에 입력 신호(Vin)와 같은 논리 값을 갖는 비동기 디코드된 출력 신호(Vout)(혹은 바람직하다면, 출력 신호 Vout은 입력 신호 Vin의 반전일 수 있음)를 생성하는 크기 인코드된 제어된 주파수(Magnitude Encoded Controlled Frequency: MECF) 디코더(184)를 포함한다. 예를 들어, Vout은 도 6의 Vin에 응답하여 00111010일 것이다. 클럭 유도 회로(188)는 CFS 및 CCFS와 같은 주파수 및 인 페이즈를 갖는 유도된 클럭 신호를 생성한다. 동기화 회로(190)는, 비동기 Vout 신호를 시스템 클럭과 동기화하기 위해 유도된 클럭 신호를 이용하여, 동기화된 디코드된 출력 신호(Vout)를 생성하는데, 상기 시스템 클럭은 수신기(28)를 포함한 칩 또는 칩의 일부에 대한 시스템 클럭이다. (소정의 실시예들에서는, 클럭 유도 회로(188)와 동기화 회로(190)가 사용되지 않는다.)
클럭 유도 회로(188)는 또한 유도된 클럭* 신호를 제공할 수 있는데, 이 신호는 유도된 클럭 신호의 역이다(예를 들어, 도 6의 Clk와 Clk*는 서로 반전되어 있음). 소정의 실시예들에서, 동기화 회로(190)는 유도된 클럭 신호와 유도된 클럭* 신호를 모두 이용하고, 소정의 실시예들은 유도된 클럭 신호만을 또는 유도된 클럭* 신호만을 이용한다. MECF 디코더(184)는 비동기 디코드된* 출력 신호(Vout*)를 생성할 수 있다. 소정의 실시예들에서, 동기화 회로(190)는 Vout와 Vout*를 모두 수신하지만, 다른 실시예들에서 동기화 회로(190)는 Vout만을 또는 Vout*만을 수신할 수 있다. 소정의 실시예들에서, 동기화 회로(190)는 동기화된 디코드된 출력 신호(Vout)와 Vout의 역인 동기화된 디코드된* 출력 신호(Vout*) 모두를 생성할 수 있다. 다른 실시예들에서, 동기화 회로(190)는 동기화된 Vout만을 또는 동기화된 Vout*만을 생성한다.
도 11, 12, 및 15는 수신기(28)의 예들을 제공한다. 도 13과 도 14는 도 11과 도 12의 예들에 이용될 수 있는 회로를 제공한다. 본 발명은 이러한 세부 구성에 한정되는 것은 아니다.
a. 인페이즈 인코딩 및 전력 밸런스드 인코딩에 의해 생성된 CFS와 CCFS를 디코딩하기 위한 수신기들
도 11은 CFS와 CCFS를 생성하는데 있어서 인 페이즈 인코딩이 이용된 경우에 대한 수신기(28)의 예를 제공한다. 도 11의 예에서, MECF 디코더(184)는 비동기 Vout 신호를 제공하는 비교기이다. 예시된 예에서, 비동기 Vout 신호는, VCCFS>VCFS이면 논리 0 전압을 나타내고, VCFS>VCCFS이면, 논리 1 전압을 갖는다.(그 역도 실시예에 따라 될 수 있다.) 보다 정교한 회로들이 MECF 디코더용으로 이용될 수 있다. 도 11에서, 동기화 회로(190)는 동기화된 Vout 신호와 동기화된 Vout* 신호를 모두 제공한다. 다른 실시예들에서, 동기화 회로(190)는 동기화된 Vout 신호만을 또는 동기화된 Vout* 신호만을 제공할 수 있다. CFS 및 CCFS로부터 유도된 클럭 신호 및 유도된 클럭* 신호를 생성하기 위해 다양한 회로들이 클럭 유도 회로 (188)용으로 이용될 수 있다. 클럭 유도 회로 (188)의 예는 도 13 및 도 14에 제공된다.
도 12는 CFS와 CCFS를 생성하는데 있어서 전력 밸런스드 인코딩이 이용된 경우에 대한 수신기(28)의 예를 제공한다. 도 12의 예에서, 클럭 유도 회로(188)는 동기화 회로(190)에 의해 수신되는 유도된 클럭 신호와 유도된 클럭* 신호를 생성 하기 위해 두개의 비교기(188-1, 188-2)를 포함한다. 대안적으로, 단지 유도된 클럭 신호 또는 단지 유도된 클럭* 신호가 동기화 회로(190)에 의해 수신될 수 있다. 다른 실시예들에서, 동기화 회로(190)는 동기화된 Vout과 동기화된 Vout* 신호들 모두를 제공하거나, 또는 단지 동기화된 Vout* 신호만을 제공할 수 있다. 비동기 Vout 신호 (및 비동기 Vout*이 생성된다면, 비동기 Vout*)를 생성하기 위해 다양한 회로들이 MECF 디코딩 회로(184)용으로 이용될 수 있다. MECF 디코더(184)의 예는 도 13 및 도 14에 제공된다.
도 13은 도 11의 클럭 유도 회로(188), 또는 도 12의 MECF 디코더용으로 이용될 수 있는 회로를 예시한다. 도 13의 예에서, 연산 증폭기들(234, 236)의 양의 입력들은 CFS와 CCFS를 각각 수신한다. 연산 증폭기들(234, 236)의 출력은 노드 N1과 N3에 각각 연결된다. 연산 증폭기들(234, 236)의 음의 입력은 노드 N2에 연결된다.
도전체들(24A, 24B) 상에서 스윙(swing)하는 전압은 수신기(28)에서 스윙하는 전압과 같을 필요는 없다. 논의의 편의상, 도전체들(24A, 24B) 상의 전원 및 접지 전압은 Vdd와 Vss를 일컫고(도 7을 참조), 수신기(28)에서 전원 및 접지 전압은 VDD와 VSS를 일컫는다. 송신기(20) 및 수신기(28) 내의 전원 및 접지 전압들은 서로 같을 수도 있고 다를 수도 있다.
평균 회로(240)는 증폭기들(234, 236), 노드들(N1, N2, N3) 및 제각기 저항값 R1을 갖는 저항(238, 240)으로 구성된다. 저항들(238, 240)은 각각, 예를 들면 N-타입 전계 효과 트랜지스터(NFETs)와 p-타입 전계 효과 트랜지스터(PFETs)(도 14 의 트랜지스터들 T11과 T13처럼)로 형성될 수 있다. 트랜지스터들은 금속 산화물 반도체(MOS) 타입일 수 있다. 노드 N1, N2, N3, N4의 전압은 각각 VN1, VN2, VN3, VN4로 일컬어진다. VN2는 본질적으로 VCFS와 VCCFS의 평균, 즉 (VCFS+VCCFS)/2이다. VN1은 본질적으로 Ad(VCFS-VCCFS)/2이고, VN3은 본질적으로 Ad(VCCFS-VCFS)/2인데, 여기서 Ad는 연산 증폭기(234, 236) 각각의 게인이다.
용어 "역(반전)"은 본 명세서에서 Clk와 Clk*가 논리적 역이라는 것과, Vin과 vin*가 논리적 역이라는 것과, Vout과 Vout*가 논리적으로 역이라는 문맥에서 이용된다. 이러한 문맥에서, 역(반전)이란, 만일 Clk가 논리 0 전압이라면 Clk*는 논리 1 전압이고, Clk가 논리 1이라면 Clk*는 논리 0 전압이다. (물론, 논리 0 전압이 VSS일 필요는 없고 논리 1 전압이 VDD일 필요는 없다.) Vin과 Vin*, Vout과 Vout*의 경우에도 마찬가지이다.
기준 반전 회로(244)는 노드 N4 상에 VN2의 기준 반전을 제공한다. 기준 반전 회로(244)는 PFET T2와 NFET T3을 포함하는 제1 인버터와, PFET T6와 NFET T7을 포함하는 제2 인버터, 활성화 트랜지스터들 T1, T4, T5, T8을 포함한다. VN2와 VN4에 대한 "기준 반전"이란 용어는 VN2와 VN4가 정상적인 논리 0 또는 1 전압들 내에 있을 필요가 없기 때문에(그렇지만 N2와 VN4는 정상적인 논리 0 또는 1 전압들 내에 있을 수 있음.) "반전"이라는 용어보다는 약간 더 완화된 것이다. 기준 반전으로, VN2와 VN4는 기준 전압의 반대측들 상에 있다. 예를 들어, 동작 중에, VN2가 기준 전압보다 높다면, VN4는 그보다 낮고, VN2가 기준 전압 보다 낮다면 VN4는 그보다 높다. 기준 전압의 정확한 값은 정확하지 않고, 단일의 기준 전압이 있을 필요도 없다. 기준 전압은 협대역의 전압들일 수 있는데 그 바운더리들은 시간에 걸쳐 변화할 수 있다.
인 페이즈 인코딩의 경우에, 도 13은 도 11의 클럭 유도 회로(188)이다. 비교기들(246, 248)의 유도된 클럭 및 유도된 클럭* 신호들은 CFS와 CCFS 신호들이 도 7에 도시된 바와 같이 변화함에 따라 토글한다. VCFS가 2/3 VDD이고 VCCFS가 Vdd이면(도 7 참조, t0+X와 t1+X 사이), VN2는 Vdd에 가깝고(약 5/6 Vdd), VN1<VN3이다. VN1<VN3이면, 활성화 트랜지스터들 T1, T4는 온되고 활성화 트랜지스터들 T5, T8은 오프된다.(트랜지스터가 온 또는 오프되었다고 말할 때, 그것은 트랜지스터가 완전히 온 또는 오프 혹은 실질적으로 온 또는 오프된 것을 의미할 수 있다. 트랜지스터들의 임계 전압들은 턴 온 또는 턴 오프의 바람직한 레벨을 제공하도록 설정될 수 있다.) T1과 T4가 온(on)되면, T2와 T3를 갖는 인버터는 인에이블(활성화)되고, T5와 T8이 오프되면, T6과 T7을 갖는 인버터는 디스에이블(비활성화)된다. VN2가 Vdd에 근사하고, T2가 오프되고 T3이 온됨에 따라, VN4는 VSS로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vdd에 근사하고 VN4가 VSS 또는 그 근방이면, 비교기(246)는 논리 0 전압 출력을 제공하고 비교기(248)는 논리 1 전압 출력을 제공한다. 이것은 도 6의 t0과 t1 사이의 Clk와 Clk* 상태들과 매칭함에 주목한다. 상술한 바와 같이, 비교기들(246, 248)을 모두 포함하는 것은 옵션이다.
VCFS가 VSS이고 VCCFS가 1/3 Vdd이면(도 7의 t1+X와 t2+X 사이를 참조), VN2는 Vss에 근사하고(약 1/6Vdd) VN1<VN3이다. VN1<VN3이면, 활성화 트랜지스터들 T1과 T4는 온되고 활성화 트랜지스터들 T5과 T8은 오프된다. 따라서, T2와 T3를 갖는 인버터는 인에이블되고, T6과 T7을 갖는 인버터는 디스에이블된다. VN2가 Vss에 근사하고, T2가 온되고 T3이 오프됨에 따라, VN4는 VDD로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vss에 근사하고 VN4가 VDD 또는 그 근방이면, 비교기(246)는 논리 1 전압 출력을 제공하고 비교기(248)는 논리 0 전압 출력을 제공한다. 이것은 도 6의 t1과 t2 사이의 Clk와 Clk* 상태들과 매칭함에 주목한다.
VCFS가 Vdd이고 VCCFS가 2/3 Vdd이면(도 7의 t2+X와 t3+X 사이를 참조), VN2는 Vdd에 근사하고(약 5/6Vdd) VN1>VN3이다. VN1>VN3이면, 활성화 트랜지스터들 T1과 T4는 오프되고 활성화 트랜지스터들 T5과 T8은 온된다. 따라서, T2와 T3를 갖는 인버터는 디스에이블되고, T6과 T7을 갖는 인버터는 인에이블된다. VN2가 Vdd에 근사하고, T6이 오프되고 T7이 온됨에 따라, VN4는 VSS로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vdd에 근사하고 VN4가 VSS 또는 그 근방이면, 비교기(246)는 논리 0 전압 출력을 제공하고 비교기(248)는 논리 1 전압 출력을 제공한다. 이것은 도 6의 t2과 t3 사이의 Clk와 Clk* 상태들과 매칭함에 주목한다.
VCFS가 1/3 Vdd이고 VCCFS가 Vss이면(도 7의 t3+X와 t4+X 사이를 참조), VN2는 Vss에 근사하고(약 1/6Vdd) VN1>VN3이다. VN1>VN3이면, 활성화 트랜지스터들 T1과 T4는 오프되고 활성화 트랜지스터들 T5과 T8은 온된다. 따라서, T2와 T3를 갖는 인버터는 디스에이블되고, T6과 T7을 갖는 인버터는 인에이블된다. VN2가 Vss에 근사하고, T6이 온되고 T7이 오프됨에 따라, VN4는 VDD쪽으로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vss에 근사하고 VN4가 VDD 또는 그 근방이면, 비교기(246)는 논리 1 전압 출력을 제공하고 비교기(248)는 논리 0 전압 출력을 제공한다. 이것은 도 6의 t3과 t4 사이의 Clk와 Clk* 상태들과 매칭함에 주목한다.
전력 밸런스드 인코딩의 경우에, 도 13은 도 12의 MECF 디코더(184)이다. 비교기(248)에 의해 출력된 비동기 디코드된 출력 신호 Vout의 상태는 CFS와 CCFS의 전압들의 함수이다. 그것이 포함된다면, 비교기(246)는 Vout*을 제공한다. VCFS가 Vss이고 VCCFS가 2/3 Vdd이면(도 7의 t0+X와 t1+X 사이를 참조), VN2는 1/3 Vdd에 근사하고 VN1<VN3이다. VN1<VN3이면, 활성화 트랜지스터들 T1과 T4는 온되고 활성화 트랜지스터들 T5과 T8은 오프되어, T2와 T3를 갖는 인버터만이 인에이블된다. VN2가 1/3 Vdd이고, T2가 온되고, T3이 오프됨에 따라, VN4는 VDD쪽으로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vss에 근사하고 VN4가 VDD 또는 그 근방이면, 비교기(246)는 Vout*을 위한 논리 1 전압 출력을 제공하고 비교기(248)는 Vout을 위한 논리 0 전압 출력을 제공하는데, 이것은 도 6의 t0과 t1 사이의 Vin과 매칭함에 주목한다. 소정의 실시예들에서는, 비교기(246)만이 포함되고, 소정의 실시예들에서는 비교기(248)만이 포함되고, 소정의 실시예들에서는 비교기들(264, 248)이 모두 포함된다. 동기화 회로(190)는 구현에 따라 MECF(184)의 출력을 반전할 수 있다.
VCFS가 2/3 Vdd이고 VCCFS가 Vss이면(도 7의 t1+X와 t2+X 사이를 참조), VN2 는 약 1/3 Vdd이고 VN1>VN3이다. VN1>VN3이면, 활성화 트랜지스터들 T1과 T4는 오프되고 활성화 트랜지스터들 T5과 T8은 온되어, T6과 T7을 갖는 인버터만이 인에이블된다. VN2가 1/3 Vdd이고, T6이 온되고 T7이 오프됨에 따라, VN4는 VDD쪽으로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vss에 근사하고 VN4가 VDD 또는 그 근방이면, 비교기(246)는 Vout*을 위해 논리 1 전압 출력을 제공하고 비교기(248)는 Vout을 위해 논리 0 전압 출력을 제공하는데, 이것은 도 6의 t1과 t2 사이의 Vin과 매칭한다.
VCFS가 1/3 Vdd이고 VCCFS가 Vdd이면(도 7의 t2+X와 t3+X 사이를 참조), VN2는 2/3 Vdd이고 VN1<VN3이다. VN1<VN3이면, 활성화 트랜지스터들 T1과 T4는 온되고 활성화 트랜지스터들 T5과 T8은 오프되어, T2와 T3를 갖는 인버터만이 인에이블된다. VN2가 2/3 Vdd이고, T2가 오프되고 T3이 온됨에 따라, VN4는 VSS쪽으로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vdd에 근사하고 VN4가 VSS 또는 그 근방이면, 비교기(246)는 Vout*용으로 논리 0 전압 출력을 제공하고 비교기(248)는 Vout용으로 논리 1 전압 출력을 제공하는데, 이것은 도 6의 t2과 t3 사이의 Vin과 매칭한다.
VCFS가 Vdd이고 VCCFS가 1/3 Vdd이면(도 7의 t3+X와 t4+X 사이를 참조), VN2는 약 2/3 Vdd이고 VN1>VN3이다. VN1>VN3이면, 활성화 트랜지스터들 T1과 T4는 오프되고 활성화 트랜지스터들 T5과 T8은 온되어, T6과 T7을 갖는 인버터만이 인에이블된다. VN2가 2/3 Vdd에 근사하고, T7이 온되고 T6이 오프됨에 따라, VN4는 VSS로 인출되어, VN4와 VN2가 기준 전압의 반대측들에 있도록 된다. VN2가 Vdd에 근사하고 VN4가 VSS 또는 그 근방이면, 비교기(246)는 Vout*을 위해 논리 0 전압 출력을 제공하고 비교기(248)는 Vout을 위해 논리 1 전압 출력을 제공하는데, 이것은 도 6의 t3과 t4 사이의 Vin과 매칭한다.
트랜지스터들 각각의 베타(beta's)의 것들도 동일할 수 있다. 그러나, 트랜지스터들 T1, T4, T5 및 T8이 인버터들의 트랜지스터들의 것보다 작은 베타를 갖도로 함으로써, Vdd 및 Vss의 VDD 및 VSS로의 우수한 레벨 시프팅이 일어날 수 있고 게인이 보다 편평할 수 있다.
도 14는 도 11의 클럭 유도 회로(188), 또는 도 12의 MECF 디코더(184)용으로 이용될 수 있는 회로의 또 다른 예를 제공한다. 도 14는 도 13과 유사하나, 일부 다른점들이 있다. 도 14의 트랜지스터들 T11, T13, T12, T14는 도 13의 저항(238)과 저항(240) 대신으로 도시된다. 또한, 도 14는 도 13의 활성화 트랜지스터들 T1, T4, T5, T8을 포함하지 않는다. 도 14에서, VN2가 로우일 때, 트랜지스터들 T15, T16은 오프되고 T17, T18은 온되어, 저하된 기준 인버터(약한 경합(contention)을 가짐)를 제공하게 되어 VN4가 하이로 인상되도록 야기한다. VN2가 하이일 때, 트랜지스터들 T17, T18은 오프되고 T15, T16은 온되어, 저하된 기준 인버터(약한 경합(contention)을 가짐)를 제공하게 되어 VN4가 로우로 인하되도록 야기한다. 트랜지스터들의 베타(beta's)의 것들도 동일할 수 있고 다를 수도 있다.
b. 오프셋 밸런스드 인코딩에 의해 생성된 CFS와 CCFS를 디코딩하기 위한 수신기들
도 15는 CFS와 CCFS를 생성하는 데에 오프셋 밸런스드 인코딩이 이용되는 경 우에 대한 수신기(28)의 예를 제공한다. 도 7의 하이 및 로우 임계치들을 주목한다. 도 15의 예에서, 클럭 유도 회로(188)는 두개의 비교기들(188-1, 188-2)을 포함하여 유도된 클럭과 유도된 클럭* 신호들을 생성하는데, 유도된 클럭과 유도된 클럭* 신호들은 동기화 회로(190)에 의해 수신된다. 대안적으로, 유도된 클럭 신호만이 또는 유도된 클럭* 신호만이 동기화 회로(190)에 의해 수신될 수 있다. 다른 실시예들에서, 동기화 회로(190)동기화된 Vout과 동기화된 Vout* 신호들을 모두 제공하거나 또는 동기화된 Vout* 신호만을 제공할 수 있다. 비동기 Vout 신호(및 비동기 Vout*이 생성된다면 비동기 Vout*)를 생성하기 위해 MECF 디코딩 회로(184)용으로 다양한 회로들이 이용될 수 있다. 도 15는 MECF 디코더(184)의 예를 제공하지만, 본 발명은 이러한 세부 구성들에 의해 한정되는 것은 아니다.
도 15의 MECF 디코더(184)를 참조하면, 트랜지스터들 T20, T21, T22, 및 T23은 멀티플렉서들로서 작용한다. 그의 양의 입력 시에, 비교기(324)는, 저항값 R7을 갖는 저항(312)과 저항값 R8을 갖는 저항(314)을 포함한 분배기(divider)로부터 하이 임계 전압(도 7에 도시됨)에 대응하는 전압을 수신한다. 여기서 R8>R7이다. 그의 음의 입력 시에, 비교기(326)는 저항값 R8을 갖는 저항(316)과 저항값 R7을 갖는 저항(318)을 포함한 분배기(도 7에 도시됨)로부터 로우 임계 전압에 대응하는 전압을 수신한다.
Vin이 논리 0 전압인 경우에, VCFS와 VCCFS는 하이와 로우 임계치들 내에 있다(도 7의 t0+X 내지 t2+X). VCFS>VCCFS이면, 유도된 클럭이 논리 1 전압이고 유도된 클럭*이 논리 0 전압이어서, T20과 T23이 온되고 T21과 T22가 오프된다. CFS 는 비교기(324)의 음의 입력에 전달되고 CCFS는 비교기(326)의 음의 입력에 전달된다. VCFS<하이 임계치이면, 비교기(324)의 출력은 논리 1 전압이다. VCCFS>로우 임계치이면, 비교기(326)의 출력은 논리 0 전압이다. 그러므로, 비교기(328)는 도 6의 t0 내지 t1에 대한 Vin과 매칭하는 논리 0 전압으로서 Vout을 출력한다. 대안적으로, Vout은 Vin의 역일 수 있다. 추가의 비교기가 Vout*을 제공할 수 있다.
VCFS<VCCFS이면, 유도된 클럭이 논리 0 전압이고, 유도된 클럭*이 논리 1 전압이어서 T20과 T23은 오프되고 T21과 T22는 온된다. CCFS는 비교기(324)의 음의 입력에 전달되고, CFS는 비교기(326)의 음의 입력에 전달된다. VCCFS<하이 임계치이면, 비교기(324)의 출력은 논리 1 전압이다. VCFS>로우 임계치이면, 비교기(326)의 출력은 논리 0 전압이다. 그러므로, 비교기(328)는 도 6의 t0 내지 t1에 대한 Vin과 매칭하는 논리 0 전압으로서 Vout을 출력한다.
Vin이 논리 1 전압인 경우에, VCFS와 VCCFS는 하이와 로우 임계치들 외부에 있다(도 7의 t2+X 내지 t5+X). VCFS>VCCFS이면, 유도된 클럭은 논리 1 전압이고 유도된 클럭*은 논리 0 전압이어서, T20과 T23은 온되고 T21과 T22는 오프된다. CFS는 비교기(324)의 음의 입력에 전달되고 CCFS는 비교기(326)의 음의 입력에 전달된다. VCFS>하이 임계치이면, 비교기(324)의 출력은 논리 0 전압이다. VCCFS<로우 임계치이면, 비교기(326)의 출력은 논리 1 전압이다. 그러므로, 비교기(328)는 도 6의 t2 내지 t3에 대한 Vin과 매칭하는 논리 1 전압으로서 Vout을 출력한다. VCFS<VCCFS이면, 유도된 클럭은 논리 0 전압이고 유도된 클럭*은 논리 1 전압이어서, T20과 T23은 오프되고 T21과 T22는 온된다. CCFS는 비교기(324)의 음의 입력에 전달되고 CFS는 비교기(326)의 음의 입력에 전달된다. VCCFS>하이 임계치이면, 비교기(324)의 출력은 논리 0 전압이다. VCFS<로우 임계치이면, 비교기(326)의 출력은 논리 1 전압이다. 그러므로, 비교기(328)는 도 6의 t3 내지 t4에 대한 Vin에 매칭하는 논리 1 전압으로서 Vout을 출력한다.
3. 추가 정보 및 실시예들
상술한 바와 같이, 정보를 전달하기 위해 CFS와 CCFS 신호 둘다를 조합하여 이용하는 것이 유리하다. 그러나, 정보는 CFS 하나로만 전달될 수 있다.(도 7에서, 어느 신호가 CFS로 레이블되고 신호가 CCFS로 레이블되는지의 선택은 임의적이라고 한 것을 상기한다.) 예를 들어, 도 16에서, 송신기(350)는 수신기(358)에게 도전체(24A)를 통해 CFS만으로 Vin(또는 Vin*) 정보를 제공하고 수신기(358)는 이를 Vout(또는 Vout*)으로서 정보를 복원한다.
본 발명은 송신기와 수신기 회로 사이의 상호 접속의 특별한 타입에 제한되지 않는다. 예를 들어, 예시된 버전의 송신기들과 수신기들은 통상적인 전기 신호를 반송하는 도전체들인 상호접속부들을 개시한다. 그러나, 전자기 상호 접속기(예를 들면, 도파관(광섬유를 포함) 및 무선 주파수(RF))를 포함하는 다양한 다른 타입들의 상호 접속부들이 이용될 수 있다. 간단한 예로서, 도 17은 송신기(20 또는 350)과 같은 송신기 내의 EM 송신기(362)를 예시하고, 수신기(28 또는 358)과 같은 수신기 내의 EM 수신기(366)에 이를 제공한다. EM 송신기(362)는 도전체(24A) 상에서 CFS를 수신하고 이를 도파관(368)을 통해 EM 수신기(366)에 제공하는데, EM 수신기(366)는 수신된 CFS를 도전체(24A)에 제공한다. CFS의 정보는 도파 관(368) 상에 광신호로서 반송될 수 있다. 도파관없이 광신호를 이용하는 것은 가능하지만 아마도 실용적이지는 않다. 송신기(20)를 포함하는 도 17의 경우에, CCFS를 위해 또 하나의 도파관 및 도전체(24B)가 있을 수 있다.
도 18은 도 17과 유사한 시스템을 예시하는데, EM 송신기(372)가 무선 송신기이고 EM 수신기(376)가 무선 수신기라는 점이 다르다. 도 18은 RF와 같은 무선 기술을 수반할 수 있다. 송신기(372)와 수신기(376)은 λ/4 안테나를 포함할 수 있다.
도전체들(24A, 24B)은 연속적일 필요는 없지만 중개 회로, 경유 회로 등을 포함할 수도 있다. 도전체들은 AC 커플링을 위한 캐패시터를 포함할 수 있으나, 스위칭 속도를 느리게할 수 있다.
본 발명은 하나의 송신기에 대해 하나의 수신기가 있는 도 1 및 도 2에 도시된 포인트-투-포인트 상호접속 시스템에 이용될 수 있다. 본 발명은 신호가 하나의 송신기로부터 다수의 수신기들로 전송되는 시스템에 사용될 수도 있다.
송신기들과 수신기들은 CFS와 CCFS에 대한 논리 0 또는 1 전압들만을 인코딩하는 것으로 예시되어 있다. 대안적으로, 둘 이상의 논리값들이 CFS 및 CCFS 내에 인코드될 수 있다. 예를 들어, 도 19를 참조하면, 인코딩 제어된 주파수 출력 회로는 둘 이상의 전압 레벨들(논리 0 및 논리 1 값만이 아니고 그 이상, 논리 2값)을 허용하기 위해 제3 인코드 구동기(410)를 포함한다. 크기 인코더와 수신기들은 이에 따라 변화될 수 있다.
본 발명은 송신되는 CFS 및 CCFS에 대한 특정한 타입, 포맷, 콘텐트, 또는 의미에 제한되지 않는다. 소정의 실시예들에서, 일부 도전체들은 명령들을 반송하고, 다른 도전체들은 어드레스를, 또 다른 도전체들은 데이터를 반송한다. 소정의 실시예들에서, 명령, 어드레스, 및 데이터는 멀티플렉스된 신호로 제공된다. 소정의 실시예들에서, 명령들은 상이한 시그널링을 이용하여 송신기들과 수신기들을 통해 반송될 수 있다. 8b/10b 인코딩과 같은 다양한 인코딩 기술들이 본 명세서에서 설명된 인코딩 기술들과 함께 이용될 수 있다. 예시된 회로들은 단지 예들일 뿐이다. 다양한 신호들의 극성들은 변화할 수 있다.
예시된 회로는 정전기 방전(Electro-Static Discharge:ESD) 회로, 인에이블 신호 제어 회로, 타이밍 체인 들과 같은 추가의 회로를 포함할 수 있다. 대안적인 실시예들에서, CFS는 두개의 도전체들 상으로 차별적으로 반송될 수 있고, CCFS는 두개의 도전체들 상으로 차별적으로 반송될 수 있다.
Clk, Clk*, Vin, Vin* 신호들이 생성될 수 있는 다양한 방법들이 있다. 도 20은 이 신호들을 제공하기 위한 회로를 예시하지만, 본 발명은 이 회로를 필요로 하지는 않는다. 멀티-페이즈 회로(420)는 토글 회로들(422, 424)(플립-플롭일 수 있음)을 포함하고, Clk 신호를 수신하고, 배타적-OR 게이트(428)와 배타적-NOR 게이트(430)에 토글된 출력을 제공한다. 게이트(428)의 출력은 버퍼(432) 및 인버터(434)를 포함하는 타이밍 체인에 제공되어, 도전체(102) 상에 Clk 신호를 제공한다. 게이트(430)의 출력은 버퍼(436) 및 인버터(438)를 포함하는 타이밍 체인에 제공되어, 도전체(104) 상에 Clk* 신호를 제공한다. 유사한 방식으로, 멀티-페이즈 회로(440)는 토글 회로들(442, 444)(플립-플롭일 수 있음)을 포함하고, Clk 신 호를 수신하고, 배타적-OR 게이트(448)와 배타적-NOR 게이트(450)에 토글된 출력을 제공한다. 게이트(448)의 출력은 버퍼(452) 및 인버터(454)를 포함하는 타이밍 체인에 제공되어, 도전체(106) 상에 Vin 신호를 제공한다. 게이트(450)의 출력은 버퍼(456) 및 인버터(458)를 포함하는 타이밍 체인에 제공되어, 도전체(108) 상에 Vin* 신호를 제공한다. 타이밍 체인의 목적은 Clk, Clk*, Vin, Vin* 신호들의 구동 전류를 증가시키는 것이다. 신호들의 극성들은 회로에 대한 변경을 통해 변화될 수 있다. 또한, 타이밍 체인들도 구동 전류를 증가시키기 위해 상술한 송신기들 및/또는 수신기들에 이용될 수 있다.
"응답"이란 용어는 다른 유형물 또는 이벤트를 적어도 부분적으로 유발하는 하나의 유형물(thing) 또는 이벤트를 의미하지만, 그 유형물 또는 이벤트를 유발하는 다른 것들이 있을 수도 있다.
실시예는 본 발명의 구현 또는 예이다. 명세서에서 "실시예", "일 실시예", "소정의 실시예" 또는 "다른 실시예"라고 일컫는 것은 실시예와 관련해서 설명된 특별한 특징, 구조, 또는 특성이 본 발명의 모든 실시예들에 모두 포함될 필요는 없지만, 적어도 소정의 실시예들에 포함됨을 의미한다. 다양한 표현들 "실시예", "일 실시예", "소정의 실시예"는 모두 동일한 실시예들을 일컫는 것일 필요는 없다.
명세서에서 칩, 특징, 구조, 또는 특성이 "~수 있다"("may", "might", "could")라고 기재하였다면, 그 특별한 칩, 특징, 구조, 또는 특성이 반드시 포함될 것을 필요로 하지 않는다. 명세서 또는 청구 범위는 부정 관사("a" 또는 "an") 구성 요소로 기재하고 있다면, 그 구성요소가 단지 하나뿐이라는 것을 의미하지 않는다. 명세서 또는 청구 범위는 부정관사 추가적인 구성 요소("an additional element")로 기재하고 있다면, 그 구성요소가 하나 이상 있을 것을 전제로 하는 것은 아니다.
본 발명은 본 명세서에 기재된 특정한 세부 내역들로 제한되지 않는다. 실제로, 본 명세서에 개시된 기술의 이점을 향유하는 당업자는 상술한 설명 및 도면들로부터 많은 변형들이 본 발명의 범위를 벗어나지 않고서 만들어질 수 있음을 이해할 것이다. 따라서, 임의의 보정을 포함하여 다음의 청구 범위가 본 발명의 범위를 정의한다.

Claims (28)

  1. 적어도 하나의 입력 신호와 적어도 하나의 클럭 신호를 수신하고, 그에 응답하는 크기 인코드된 제어된 주파수 신호(Controlled Frequency Signal: CFS)를 생성하는 인코딩 제어된 주파수 출력 회로 - 상기 CFS는 크기가 인코드된 값들을 가지며 실질적으로 모든 에너지가 단일 주파수로 제한됨 -
    를 포함하는 송신기를 포함하는 칩.
  2. 제1항에 있어서,
    상기 인코딩 제어된 주파수 출력 회로는 제1 인코딩 제어된 주파수 출력 회로이고,
    상기 송신기는,
    적어도 하나의 입력 신호와 적어도 하나의 클럭 신호를 수신하고, 그에 응답하는 상보적 크기 인코드된 제어된 주파수 신호(Complementary Magnitude Encoded Controlled Frequency Signal)(CCFS)를 생성하는 제2 인코딩 제어된 주파수 출력 회로 - 상기 CCFS는 크기가 인코드된 값들을 가지며 실질적으로 모든 에너지가 단일 주파수로 제한됨 -
    를 더 포함하는 칩.
  3. 제2항에 있어서,
    상기 CFS와 상기 CCFS는 인 페이즈 크기 인코딩(In Phase Magnitude Encoding)에 따라 인코드되며, 상기 CFS 및 CCFS의 크기들은 시간에 따라 변화하는 칩.
  4. 제3항에 있어서,
    상기 제1 인코딩 제어된 주파수 출력 회로 및 상기 제2 인코딩 제어된 주파수 출력 회로는 각각 하나의 클럭 신호만을 수신하고, 상기 클럭 신호는 상기 제1 및 제2 인코딩 제어된 주파수 출력 회로에 대해 같고,
    상기 제1 및 제2 인코딩 제어된 주파수 출력 회로는 각각 하나의 입력 신호만을 수신하고, 상기 제1 인코딩 제어된 주파수 출력 회로에 의해 수신되는 입력 신호는 상기 제2 인코딩 제어된 주파수 출력 회로에 의해 수신되는 입력 신호의 논리 역(a logical inverse)인 칩.
  5. 제2항에 있어서,
    상기 CFS와 상기 CCFS는 전력 밸런스드 크기 인코딩(Power Balanced Magnitude Encoding)에 따라 인코드되는 칩.
  6. 제5항에 있어서,
    상기 제1 인코딩 제어된 주파수 출력 회로 및 상기 제2 인코딩 제어된 주파수 출력 회로는 각각 하나의 입력 신호만을 수신하고, 상기 입력 신호는 상기 제1 및 제2 인코딩 제어된 주파수 출력 회로에 대해 같고,
    상기 제1 및 제2 인코딩 제어된 주파수 출력 회로는 각각 하나의 클럭 신호만을 수신하고, 상기 제1 인코딩 제어된 주파수 출력 회로에 의해 수신되는 클럭 신호는 상기 제2 인코딩 제어된 주파수 출력 회로에 의해 수신되는 클럭 신호의 논 리 역인 칩.
  7. 제2항에 있어서,
    상기 CFS와 상기 CCFS는 오프셋 밸런스드 크기 인코딩(Offset Balanced Magnitude Encoding)에 따라 인코드되는 칩.
  8. 제7항에 있어서,
    상기 제1 인코딩 제어된 주파수 출력 회로 및 상기 제2 인코딩 제어된 주파수 출력 회로는 각각 두개의 입력 신호 - 상기 두개의 입력 신호는 서로 논리 역임 - 를 수신하고,
    상기 제1 및 제2 인코딩 제어된 주파수 출력 회로는 각각 하나의 클럭 신호만을 수신하고, 상기 제1 인코딩 제어된 주파수 출력 회로에 의해 수신되는 클럭 신호는 상기 제2 인코딩 제어된 주파수 출력 회로에 의해 수신되는 클럭 신호의 논리 역인 칩.
  9. 제2항에 있어서,
    상기 CFS와 상기 CCFS를 수신하고 이들을 디코드하여 출력 신호를 생성하는 수신기를 더 포함하는 칩.
  10. 제9항에 있어서,
    추가의 송신기들 및 추가의 수신기들을 더 포함하는 칩.
  11. 제2항에 있어서,
    상기 제1 및 제2 인코딩 제어된 주파수 출력 회로는 각각 크기 인코더, 제어된 주파수 구동기, 상기 크기 인코더에 연결된 크기 구동기들을 포함하고,
    상기 제어된 주파수 구동기와 상기 크기 구동기들은 결합하여 제각기 도전체 상에 CFS 또는 CCFS를 제공하는 칩.
  12. 제11항에 있어서,
    상기 크기 구동기들은 두개보다 많은 인코드 구동기들을 포함하는 칩.
  13. 제1항에 있어서,
    상기 인코딩 제어된 주파수 출력 회로는 크기 인코더, 제어된 주파수 구동기, 상기 크기 인코더에 연결된 크기 구동기들을 포함하고,
    상기 제어된 주파수 구동기와 상기 크기 구동기들은 결합하여 도전체 상에 CFS를 제공하는 칩.
  14. 제1항에 있어서,
    상기 CFS를 수신하고 CFS를 디코드하여 그에 응답하는 출력 신호를 생성하는 수신기를 더 포함하는 칩.
  15. 적어도 하나의 입력 신호와 적어도 하나의 클럭 신호를 수신하고, 그에 응답하는 크기 인코드된 제어된 주파수 신호(CFS)를 생성하는 인코딩 제어된 주파수 출력 회로를 포함하는 송신기를 포함하는 제1 칩, 및
    상기 CFS를 수신하고 그에 응답하는 출력 신호를 제공하는 수신기를 포함하는 제2 칩 - 상기 CFS는 크기가 인코드된 값들을 가지며 실질적으로 모든 에너지가 단일 주파수로 제한됨 -
    을 포함하는 시스템.
  16. 제15항에 있어서,
    상기 출력 신호는 상기 입력 신호의 시간 지연된 버전인 시스템.
  17. 제15항에 있어서,
    상기 출력 신호는 상기 입력 신호의 시간 지연된 버전의 논리 역인 시스템.
  18. 제15항에 있어서,
    상기 제1 및 제2 칩은 상기 CFS를 상기 수신기에 반송(carrying)하는 제1 도전체를 통해 연결된 시스템.
  19. 제15항에 있어서,
    상기 제1 및 제2 칩은 상기 CFS를 상기 수신기에 반송하는 제1 도파관을 통 해 연결된 시스템.
  20. 제15항에 있어서,
    상기 CFS는 상기 제1과 제2 칩 사이에서 RF 신호로서 전송되는 시스템.
  21. 적어도 하나의 입력 신호와 적어도 하나의 클럭 신호를 수신하고, 그에 응답하는 크기 인코드된 제어된 주파수 신호(CFS)를 생성하는 제1 인코딩 제어된 주파수 출력 회로, 및
    적어도 하나의 입력 신호와 적어도 하나의 클럭 신호를 수신하고, 그에 응답하는 상보적 크기 인코드된 제어된 주파수 신호(CCFS)를 생성하는 제2 인코딩 제어된 주파수 출력 회로
    를 포함하는 송신기를 포함하는 제1 칩, 및
    상기 CFS 및 CCFS를 수신하고 그에 응답하는 출력 신호를 제공하는 수신기를 포함하는 제2 칩 - 상기 CFS 및 CCFS는 각각 크기가 인코드된 값들을 가지며 실질적으로 모든 에너지가 단일 주파수로 제한됨 -
    을 포함하는 시스템.
  22. 제21항에 있어서,
    상기 출력 신호는 상기 입력 신호의 시간 지연된 버전인 시스템.
  23. 제21항에 있어서,
    상기 출력 신호는 상기 입력 신호의 시간 지연된 버전의 논리 역인 시스템.
  24. 제21항에 있어서,
    상기 제1 및 제2 칩은 상기 CFS를 상기 수신기에 반송하는 제1 도전체와 상기 CCFS를 상기 수신기에 반송하는 제2 도전체를 통해 연결된 시스템.
  25. 제24항에 있어서,
    상기 제1 칩은 수신기를 또한 포함하고, 상기 제2 칩은 송신기를 또한 포함하는 시스템.
  26. 제24항에 있어서,
    상기 제1 및 제2 도전체는 양방향성인 시스템.
  27. 제21항에 있어서,
    상기 제1 및 제2 칩은 상기 CFS를 상기 수신기에 반송하는 제1 도파관과 상기 CCFS를 상기 수신기에 반송하는 제2 도파관을 통해 연결된 시스템.
  28. 제21항에 있어서,
    상기 CFS와 CCFS는 상기 제1과 제2 칩 사이에서 RF 신호로서 전송되는 시스템.
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