1229340 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種包括複數個記憶單元之半導體記憶裝 置，及用於控制將資料寫入至該半導體記憶裝置的方法。 【先前技術】 在一種包括複數個記憶單元（每個記憶單元都能夠儲存 至少1位元之資料）之半導體記憶裝置中，如，一種mlc (multi level cell ;多層記憶單元）快閃記憶體裝置等等，用 於.才曰·示记憶單元中之資料的臨限電壓各不相同。因此，兩 要用某種方式或其他方式來執行資料轉換，以將資料窝入 至1&憶單元及從記憶單元讀取資料。 一般而j，在MLC快閃記憶體中，每個記憶單元都可具 有三個或三個以上臨限電壓（或可能處於三種或三種以上 狀態）。與僅具有一個臨限電壓的二進位記憶體相比，為了 以符合每個臨限電壓的方式來寫入及讀取資料，需要更複 雜的控制作業。 接下來，將說明一種半導體記憶裝置的資料寫入作業， 孩半導體記憶裝置是一種MLC快閃記憶體，其中包括以矩 陣排列的複數個記憶單元。 首先，將說明在傳統％]1(：快間記憶體中儲存MLC資料的 方法’·以與在傳統二進位快閃記憶體中儲存mlc資料的方 法相比較。 MLC快閃記憶體（屬於非揮發性半導體記憶裝置）包括複 數個圯憶單元，其中記憶單元通常係由MOSFET (金屬氧化 85979 1229340 物半導體場效電晶體）所组成。儲存資料係運用依據個別 MOSFET·^沣動閘極中累積的電荷量來改變每個記憶單元 之臨限電壓的現象。 圖10顯示在-般型二進位快閃記憶體中所配備之複數個 記憶單兀的臨限電壓分佈。水平軸表示臨限電壓，而垂直 軸表示記憶單元的號碼。位於水平軸中心點上的參考臨限 電壓表示用於讀取資料的電壓。 般而。在典型的二進位「反或」（N〇R)快閃記憶體中， 當記億單:尤、的浮動閘極不具有已累積之電荷時，則二進位 「反或」（NOR)快閃記憶體會處於資料擦除狀態。該狀態係 以資料”1"來表示之。當記憶單元的浮動閘極中已注入負電 荷（電子）時，則二進位「反或」（N〇R)快閃記憶體會處於資 料窝入狀態。該狀態係以資料，，〇”來表示之。 圖10中低於該參考臨限電壓的區域呈現處於資料擦除狀 怨的臨限電壓分布，而圖丨〇中高於該參考臨限電壓的區域 呈現處於資料窝入狀態的臨限電壓分布。 兄憶單元處於資料擦除狀態時的臨限電壓低於處於資料 窝入狀態時的臨限電壓。因此，只要施加至一記憶單元控 制問極的電壓位準相同，則在處於資料擦除狀態之記憶單 兀中所流動的電流大於在處於資料窝入狀態之記憶單元中 所流動的電流。即，在處於資料擦除狀態之記憶單元中流 動的電流量不同於在處於資料寫入狀態之記憶單元中流動 的電流量。於是’利用電流量的差異，來檢查記憶單元中 疋否有資料（資料儲存狀態）。這稱為以確認為目的之資料讀 85979 1229340 取作業。（下文中所說明的資料確認作業基礎上相同於以確 認為目的之資料讀取作業。） 執抒資料謂取作業的方式為，偵測一參考記憶單元（其中 已δ又定如上文所述的參考臨限電壓）中流動的電流量，以及 要續取其資料之記憶單元中流動的電流量，接著比較這兩 個電流量。 比較電流量的具體方式為，藉由一感測放大器來偵測一 連接至相關記憶單元之位元線中所流動的電流量及一連接 至參考記1意單元之位元線中所流動的電流量。 圖11顯示在一般型四進制（quaternary)快閃記憶體中所配 備疋複數個記憶單元的臨限電壓分佈。在本實例中，四進 制快閃記憶體中的每個記憶單元都儲存2位元之資料。水平 軸表示臨限電壓，而垂直軸表示記憶單元的號碼。沿著水 平軸的參考臨限電壓丨、2和3都表示用於讀取資料的電壓。 四進制快閃記憶體中的每個記憶單元都可具有三種狀 態，即，一個資料擦除狀態及三個資料寫入狀態。記憶單 元處於資料檫除狀態時的臨限電壓最低。該等三個資料寫 入狀態的臨限電壓各不相同。為了從一選擇性可有四種狀 態的記憶單元執行一資料讀取作業，設定三個參考電壓工、 2和3，如圖11所示。 窝入至如圖11所示之快閃記憶體之記憶單元中的2位元 資料被定義為π11”、"10”、，丨〇1”戋"〇〇”。x 士以 1 ' 。正在儲存資料”U，， 的記憶單元具有最低臨限電壓，而正錢存資科„00”的記 憶單元具有最高臨限電壓。資料"η"對應於資料擦除狀 85979 1229340 悲。在對應於資料"10"、，，01 定參考臨限電壓，促使複數個記憶態：:設 分伟變化儘可能極小。 胃㈣PI電壓的 用於將資料寫入至MLC快閃記憶體（例如， 四進制快閃記憶體)的控制作業存在著下列門題^ " 中資料寫入作業，促使相對應於複數個記憶單元 中:广❿限電壓分佈係在相當小的範圍内(即，促使臨 限兒壓的分佈變化相當小）。 比具編’與資料寫入作業時的臨限電壓分佈範圍相 ^基於複製目的而從記憶單元讀取資料時，相對應於 複數個記憶單元中之資料的臨限電壓分佈範圍會放大。因 ，，就資料寫人而言，相料參考電壓之最低可能臨限電 壓和最高可能臨限電壓的限度會縮減。 ^外’還必須讀取料1便從設定三個參考電壓的記 fe早元有效複雜。 圖12顯示用於將資料窝人^ 、舄入土四進制快閃記憶體的示範性 演算法。細2所示的演算法中，執行資料窝入有三個步 驟，即，步騾1至步騾3。 在步驟1至步驟3的每個步驟中，檢查應儲存至記憶單元 中的目標資料與記憶單元中目前儲存的資料，以便決定是 否要執行將資㈣人至記憶單元。在資料寫人作業中，設 定臨限電壓的條件比設定資料讀取作業之參考臨限電壓的 條件更為嚴格，以便保證在寫人資料之後經過―段時間資 料込化的限度以及也保證資料讀取的限度。臨限電壓也 85979 1229340 會運用在資料確認作業β 在步驟1至步驟3中，會將一指定之寫入資料脈衝施加至 每個記憶單元的控制閉極及汲極。接著，執行資料確認作 業（即’改變參考臨限電壓，並且執行資料讀取作業），以便 檢查記憶單元的臨限電壓是否已抵達所要的位準。當臨限 電壓已抵達所要的位準時，停止施加該寫人資料脈衝。當 臨限電壓尚未抵達所要的位準時，繼續施加該窝人資料脈 衝。以此万式重複施加寫入資料脈衝及資料確認作業，以 便·在兄憶單|元中設定所要的臨限電壓。 具體而言，會依據是否需要將資料寫入至記憶單元來執 行資料寫入，如圖12右方的表格所示。 在步騍1中，對目前資料為π 11，，（資料擦除狀態）並且目標 資料是，’10”、”01，，和"〇〇，，的記憶單元來執行資料寫入作業。 繼續資料窝入作業，直到要寫入資料之所有記憶單元的
Pi私壓變成參考臨限電壓} ’，這是目標資料"i 〇，，的最低可 能值或以上。（參考臨限電壓丨’是一用於確認的值，設定參 考鉍限兒壓1的條件比設定用於資料讀取之參考臨限電壓工 的條件更為嚴格，其中參考臨限電壓i是資料"10,，（圖n)的 最低可此值。同樣地，設定參考臨限電壓2，和2，，的條件比設 定用於資料讀取之參考臨限電壓2的條件更為嚴格，以及設 定參考Ss限電壓3’和3’’的條件比設定用於資料讀取之參考 臨限電壓3的條件更為嚴格）。 將參考1¾限電壓1’設定為高於用於讀取資料的參考臨限 電壓1，以便必然獲得有關用於讀取資料之感測電路的偵測 85979 1229340 精確度之限度，以及因§己憶單元中所儲存之資料在經過一 段時間退化所造成之臨限電壓變化的限度。基於相同目 的’將參考臨電壓2'(目標資料"1〇”的最高可能值）設定為 低於用於讀取資料的參考臨限電壓2。 例如，在資料窝人作業期間，當記憶單元所獲得的臨限 電壓超過目標資料，，ΗΓ的參考臨限電壓2，時，則記憶單元係 處於過度程式化狀態’這是超過保證讀取目標資料,,1〇„的 臨限電壓範圍外。因此，當在—MLC快閃記憶體中執行資 料寫入作，時，藉由(例如)來防止發生處於過度程式化之記 憶單元極為重要。 〇〇”並且目前資料小於 。資料寫入作業的細 在步騾2中，對目標資料是"〇1 ”或,， "01π的記憶單元來執行資料寫入作業 節實質上相同於步驟J。 、听貝打u _[的遗 Ί 跎值）設$為冑於料讀料 - 這是目標資料，，的最低可㈣2限电壓2(圖u) - 值。將參考臨限電壓3丨Γ Η 4 讀，’的最高可能峨定為低於用於讀 臣 限電壓3 («ιυ n /、、科的參考5 執行資的最低可能值。 執仃貝科冩入作業，促使要 獲得的臨限電壓都 ”；、科<所有記憶單元片 的最低可能值)4考t::參/臨限電壓2” (目料 能值）範圍内。参考"限電壓3,(目標資科，的最高可 可㈢铋-貝料是”〇〇，，並且目 記憶單元來執行資 貪科小於〃〇〇，， 、+冩入作業。資科窝 f F系的細節實 85979 -10- 1229340 上相同於步驟1。 处f步騾3中，將參考臨限電壓3”（目標資料"〇〇”的最低可 值）β又足為问於用於讀取資料的參考臨限電壓3 (圖11)， 廷疋目標資料”00”的最低可能值。 執行資料寫入作業，促使要寫入資料之所有記憶單元所 獲仵的臨限電壓大於或等於參考臨限電壓3，，（目標資料”〇〇，， 的最高可能值）。 如上文所述，藉由圖12所示的演算法，可將資料寫入至 四_進.制恢H記憶體。 接著’將說明稱為「陣列雜訊」的現象。「陣列雜訊」會 對資料寫入作業造成和過度程式化狀態一樣嚴重的問題。 陣列雜訊是如下文所述之現象。例如，假設在一記憶體 陣列中，將一指定之記憶單元及其他記憶單元連接至一指 定之字線。當將資料寫入至該指定之記憶單元時，該指定 之記憶單元的臨限電壓會有所改變，而尚未寫入資料之其 他記憶單元的臨限電壓顯然有所改變。 圖13顯示MLC NOR快閃記憶體之記憶體陣列的一部份。 圖13顯示四條字線WL1到WL4、四條位元線BL1到BL4、一 條源極線SRC及記憶單元CELL11到CELL44。 所有記憶單元的源極都被共同連接至該源極線SRC。字 線WL與位元線BL係互相垂直。 字線WL1到WL4都被共同連接至所連接之每個記憶單元 的控制閘極。位元線BL1到BL4都被共同連接至所連接之每 個記憶單元的汲極。以此方式，以矩陣方式來排列記憶單 85979 -11 - 1229340 元。 連接至位元線BL1到BL4之兩個鄰接記憶單元的汲極互 相連接，並且兩個鄰接記憶單元的源極互相連接。例如， 記憶單元CELL11及CELL21的汲極互相連接，並且該等汲極 被連接至位元線BL1。記憶單元CELL21及CELL31的源極互 相連接，並且該等源極被連接至源極線SRC。記憶單元 CELL3 1及CELL4 1的汲極互相連接，並且該等汲極被連接至 位元線BL1。 .接著縢說明的一項作業為，從所有記憶單元中的資料都 被擦除的狀態，將任意資料寫入至已連接至字線WL2的記 憶單元CELL21到不會將資料寫入至已連接至字線 WL2的記憶單元CELL24，並且記憶單元CELL24維持在資料 擦除狀態。 執行資料寫入作業之前，所有的記憶單元皆處於資料擦 除狀態。所有記憶單元中的臨限電壓皆最低。就其本身而 論，當從記憶單元CELL21到CELL24來執行以確認為目的之 資料讀取作業時，記憶單元CELL21到CELL24中會流動相對 向的電流量。 因此，由於源極線SRC的寄生電阻，會導致一驅動電路 等等中一輸出電晶體的輸出電阻增加，造成源極線SRC的 電壓會從原始電壓（例如，接地電壓）相當大幅浮動。 由於對記憶單元CELL21到CELL23的資料寫入作業正在 進行中，所以記憶單元CELL21到CELL23的臨限電壓會上 升。這會減少記憶單元CELL21到CELL23中流動的電流量， 85979 -12 - 1229340 因此，源極線SRC的浮動電壓位準從接地電壓開始遞減。 當源極線SRC的浮動電壓位準從接地電壓開始遞減時， 記憶單元CELL2 1到CELL23的沒極_源極電壓遞增，進而使 因以確認為目的之資料讀取作業所造成流動的電流量遞 增。因此，感測放大器錯誤地偵測到記憶單元CELL2 i到 CELL23的臨限電壓已遞減。 圮憶單元CELL24(未進行資料寫入作業，因此沒有臨限電 恩變化）被連接至源極線SRC及記憶單元CELL21到 CELL2〇。周此，由於以確認為目的之資料讀取作業造成記 fe、單元CELL24中流動的電流量增加，並且感測放大器錯誤 地偵測到記憶單元CELL24的臨限電壓已遞減。 這個現象被稱為「陣列雜訊」。當發生陣列雜訊時，可能 會因為後續以確認為目的之資料讀取作業，而導致已完成 資料窝入作業和資料確認作業的記憶單元被錯誤地視為具 有一減少的臨限電壓，因此再次將資料寫入至記憶單元。 因陣列雜訊所造成的此一錯誤會對MLC記憶單元造成嚴 重的問題，然而在MLC快閃記憶體中必須精確控制每個記 憶單元的臨限電壓，才能減少臨限電壓分佈的變化。 基於下列原因，陣列雜訊不會對二進位記憶單元造成嚴 重的問題。在二進位記憶單元中，與慣常資料寫入狀態下 之臨限電壓相Λ，當再次寫入資料時，記憶單元的臨限電 壓會增加。然而，在二進位記憶單元中，相對於參考電壓 的最低可能臨限電壓和最高可能臨限電壓的限度大於圖i 〇 中所示的MLC快閃記憶體。因此，當基於複製目的而讀取 85979 -13 - 1229340 快閃記憶體造成錯誤的風 資料時，實質上不會發生二進位 險 相比《下’在ΜΙΧ㈣記憶體巾，㈣於參考電壓之最 低可能臨限電壓和最高可能臨限電壓的限度較小。因此’ 當相對應於資料”10，，％ ”ηι" ΛΑ & ^ . 和01的臨限電壓（圖11)變成太高時 (過度程式化)，則實際窝入的資科可能不同於目標資料。 此外，甚至當在相同條# 往祁丨」畑件下不断冩入資科時，超過原始 電壓的臨限電壓浮動位準會遞減。 為.了解決這些問題，窝入至一、 记=早兀爻資科脈衝的振
幅U壓值)及循環(施加時間)必須經過調整 '然而，… 執行此類調整時，一曰Α香祖皆γ A 宏一且 -在貝料寫入作業的早期階段，已決 Γ 易寫入資料的記憶單元已完成資料寫入作業之 :，：：被錯誤地視為尚未完成資科窝入作業。在此情況 :长週期期間施加具有高電壓的資科脈衝， I會造成過度程式化狀態。 因供應電壓變化所造成的感測放大器感測特性變化也合 發生類似的問題。 θ 接下來將參考圖14來說明將資料寫入至其他 憶體的資料寫入作業。 丨夬閃# MLC快閃記憶體的資 口口- μ & 果需要精確控制記愫 早兀的ι限電壓)所需的時間通常比 心 .^ % 天閃？己憶體長。 、、、 '、猶紐資料寫入作業所需的時間，Mlc 堂白冬_八 C快閃記憶體通 …、頁緩衝器電路，用於暫時错存要寫入 几的貨料。圖14顯示一種包括一分 思 Μ、遂衝态電路之MLC快 85979 -14- 1229340 閃記憶體400的一部份。 該MLC快閃記憶體400包含一使用者介面電路（下文中稱 之為「UI電路」）410、一控制匯流排4(Π、一位址匯流排402 及一資料匯流排403。該MLC快閃記憶體400係經由該UI電 路41 0所連接的該控制匯流排40 1、該位址匯流排402及該資 料匯流排4 0 3來對外運作。 該UI電路410係經由該控制匯流排401、該位址匯流排402 及該資料匯流排403來接收外部的信號，並且分析信號以便 控·制該ML€快閃記憶體400中的作業。該υΐ電路410經由一 控制匯流排411、一位址匯流排412及一資料匯流排413連接 至一分頁緩衝器電路420，並且還經由一控制匯流排414連 接至一寫入狀態機電路（下文中稱之為「WSM電路」）430。 一^分貝緩衝器電路420暫時儲存要寫入至記憶單元的資 料’並且該UI電路410就資料寫入方面，經由該控制匯流排 411、該位址匯流排412及該資料匯流排413來控制該分頁緩 衝器電路420。 該WSM電路430在接收到（例如）將資料重新寫入至記憶 單元中的指令後，隨即控制（例如）記憶體陣列460的運作。 該WSM電路430經由該控制匯流排414接收來自該UI電路 410之控制信號的指令’並且藉由信號431將其狀態告知該 UI電路4 10。該WSM電路430分別經由控制匯流排434、43 5 和436連接至一讀取電路（感測放大器）440、一寫入電路（程 式化電路）4 5 0及该元憶體陣'列4 6 0。該讀取電路4 4 0、該寫 入電路450及該記憶體陣列460係經由一讀取匯流排461互 85979 -15 - 1229340 相連接。 當該UI電路410指示寫入資料時，該WSM電路430分別經 由一控制匯流排432及一位址匯流排433，將一控制信號及 多個位址信號輸出至該分頁緩衝器電路420，以便指示該分 頁緩衝器電路420輸入所要寫入至記憶單元的特定資料。該 分頁缓衝器電路420經由一資料匯流排421將該指示之特定 資料輸出至該WSM電路430。 該讀取電路440經由該控制匯流排434接收來自該WSM電 路430_的控·制信號，並且據此從該記憶體陣列460中的記憶 單元讀取資料。依據該WSM電路430分別經由該控制匯流排 436及位址匯流排43 3輸出的一控制信號及多個位址信號， 選擇要從該處讀取資料的記憶單元。該WSM電路430負貴啟 動該等所選之記憶單元。 該等所選之記憶單元的汲極被連接至該讀取匯流排 461。該讀取電路440經由該讀取匯流排461來確認每個所選 之記憶單元的臨限電壓（表示資料儲存狀態），接著將從該等 所選之記憶單元讀取的資料經由一資料匯流排441輸出至 該WSM電路430。 該WSM電路43 0經由該資料匯流排421接收來自該分頁緩 衝器電路420之所要寫入的特定資料（目標資料），並且還經 由該資料匯流排441接收來自該讀取電路440的資料。依據 每個所選之記憶單元的目前臨限電壓，該WSM電路430決定 是否要將資料寫入至每個所選之記憶單元。一當做決策結 果的窝入資料脈衝係經由一資料匯流排437輸出至該寫入 85979 -16 - 1229340 電路450。 該WSM電路430經由該控制匯流排436將一控制信號输出 至該記憶體陣列460，以便允許該記憶體陣列460接收資 料。接著，該WSM電路430經由該控制匯流排43 5將一控制 信號輸出至該寫入電路450，以便將該寫入資料脈衝供應至 該記憶體陣列460。該窝入電路450經由該讀取匯流排461將 一高電壓信號連續寫入至一連接至每個所選之記憶單元之 汲極的位元線，藉此將相對應於該寫入資料脈衝的資料寫 入至該等:所、選之記憶單元。 圖15顯示另一種MLC快閃記憶體500的一部份，該MLC快 閃記憶體500之資料寫入作業的效率優於如圖14所示之 MLC快閃記憶體400。 該MLC快閃記憶體500具有一分頁模式讀取功能，用於同 時讀取複數個位址所指定的資料及從所讀取之資料選擇所 需的資料。 和如圖14所示之MLC快閃記憶體400—樣，該MLC快閃記 憶體500包含一UI電路510、一控制匯流排501、一位址匯流 排502及一資料匯流排503。該MLC快閃記憶體500係經由該 UI電路5 10所連接的該控制匯流排501、該位址匯流排502及 該資料匯流排503來對外運作。 該UI電路510係經由該控制匯流排501、該位址匯流排502 及該資料匯流排503來接收外部的信號，並且分析信號以便 控制該MLC快閃記憶體500中的作業。該UI電路510經由一 控制匯流排511、一位址匯流排512及一資料匯流排5 13連接 85979 -17 - 1229340 至一分頁緩衝器電路520，並且還經由一控制匯流排514連 接至一 WSM電路530。 一分頁缓衝器電路520暫時儲存要窝入至記憶單元的資 料，並且該UI電路5 10就資料寫入方面，經由該控制匯流排 511、該位址匯流排512及該資料匯流排51 3來控制該分頁緩 衝器電路520。 該WSM電路530在接收到（例如）將資料重新寫入至記憶 單元中的指令後，隨即控制（例如）記憶體陣列560的運作。 該.WSM電路530經由該控制匯流排514接收來自該UI電路 510之控制信號的指令，並且藉由信號531將其狀態告知該 UI電路510。該WSM電路530分別經由控制匯流排53 3、534、 535和536連接至一 MLC邏輯電路580、一讀取電路（感測放大 器）535、一窝入電路（程式化電路）550及該記憶體陣列560。 該讀取電路540、該寫入電路550及該記憶體陣列560係經由 一讀取匯流排5 61互相連接。 一位址產生電路（位址控制器）570經由一控制匯流排53 8及 一位址匯流排539接收來自該WSM電路530的一控制信號及 多個位址信號，以便產生内部位址。在將一要寫入資料的 前置位址輸出至該位址匯流排5 3 9的情況下，該位址產生電 路5 7 0依據從該控制匯流排5 3 8所接收到的一初始化信號， 按照該前置位址來設定要輸出至一位址匯流排571的位 址。接著，該位址產生電路570依據從該控制匯流排538所 接收到的一時脈信號來遞增位址，並且將已遞增的位址輸 出至該位址匯流排571。 85979 -18 - 1229340 該讀取電路540經由該控制匯流排534接收來自該WSM電 路530的控制信號，並且據此從該記憶體陣列560中的記憶 單元讀取資料。依據該WSM電路53 0經由該控制匯流排536 輸出的一控制信號及該位址產生電路570經由該位址匯流 排57 1輸出的多個位址信號，選擇要從該處讀取資料的記憶 單元。該WSM電路530負貴啟動該等所選之記憶單元。 該等所選之記憶單元的汲極被連接至該讀取匯流排 561。該讀取電路540經由該讀取匯流排561來確認每個所選 之記憶零元·的臨限電壓（表示資料儲存狀態），接著將從該等 所選之記憶單元讀取的資料經由該資料匯流排541輸出至 一資料多工電路（下文中稱之為「MUX電路」）545。 該MUX電路545經由該位址匯流排571接收來自該位址產 生電路570的一位址信號。依據該位址信號，該MUX電路545 從接收自該讀取電路540的資料中選擇所要輸出的資料，並 且經由一資料匯流排546將該所選擇之資料輸出至該MLC 邏輯電路580。 該MLC邏輯電路580經由一控制匯流排533接收一從該 WSM電路530輸出的控制信號，經由一資料匯流排521接收 從該分頁缓衝器電路520輸出的目標資料，並且還經由該資 料匯流排546接收從該MUX電路545選擇及輸出的資料。依 據每個所選之記憶單元的目前臨限電壓，該MLC邏輯電路 580決定是否要將資料寫入至每個所選之記憶單元。將一寫 入資料脈衝當做決策結果，經由一資料匯流排581輸出至該 WSM電路530。依據該寫入資料脈衝，該WSM電路530經由 85979 -19- 1229340 一資料匯流排537將資料（用於指示是否要將資料寫入至每 個所選之記憶單元）輸出至該寫入電路550。 該WSM電路53 0經由該控制匯流排536將一控制信號輸出 至該記憶體陣列560，以便允許該記憶體陣列560接收資 料。接著，該WSM電路530經由該控制匯流排535將一控制 信號輸出至該寫入電路550，以便將該寫入資料脈衝供應至 該記憶體陣列560。該寫入電路550經由該讀取匯流排56 j將 一问電壓#號連續寫入至一連接至每個所選之記憶單元之 汲.極的侔-元.線，藉此將相對應於該窝入資料脈衝的資料寫 入至該等所選之記憶單元。 圖1 5所示之該MLC快閃記憶體5〇〇的分頁緩衝器電路52〇 具有如下所述的回饋功能。依據該WSM電路53〇經由一控制 匯流排532輸出的控制信號，該分頁緩衝器電路52〇可更新 該位址產生電路570經由該位址匯流排571輸出之位址信號 所指足的資料，以回饋該MLC邏輯電路58〇所產生的資料。 經由一位址匯流排582， - ’將該回饋資料從該MLC邏輯電路 580輸出至該分頁緩衝器電路52〇。 圖16顯示在四進制快閃記憶體之資料窝入作業中，該 MLC邏輯電路580之示範性運算的真值表。 入作業中，該
前」表示目前資料。厂 中，「目標」表示目標資科，而「目 目則」表7F是否要將資料寫入每個記 85979 -20- 1229340 憶單元。「L」標示沒有要寫入的資料，而「Η」標示要寫入 的資料。 圖17顯示用於實現圖16所示之真值表邏輯的示範性邏輯 電路。圖17所示之邏輯電路包括「反及」（NAND)電路、「反 或」（NOR)電路、「及」（AND)電路和「或」（OR)電路。 輸入至及輸出自圖17所示之邏輯電路的信號設定如下所 示。 STP[1:0]是用來表示目前步騾（圖16)的信號。當目前步驟 是步驟1時·，STP[1:0]是01。當目前步騾是步騾2時，STP[1:0] 是10。當目前步騾是步騾3時，STP[1:0]是11。STP1對應於 高位位元，而STP0對應於低位位元。例如，當目前步騾是 步·驟la寺，8丁卩[1:0]是01，因4匕，3丁？1是0且3丁？0是1。 丁GH和丁GL分別對應於目標資料（圖16中的「目標」）高位 位元和低位位元。例如，當目標資料是01時，TGH是0且TGL 是1。 RD Η和RDL分別對應於目前資料（圖16中的「目前」）兩位 位元和低位位元。例如，當目前資料是01時，RDH[是0且RDL 是1。 PROG表示輸出資料，並且對應於表格16中的「寫入」。 當PROG是L時，沒有要寫入的資料，當PR〇G是Η時，貝|J要 寫入資料。 圖14所示之MLC快閃記憶體400與圖15所示之MLC快閃 記憶體500之間的主要差異有下列四點。 (1)針對用於決定是否要將資料寫入至記憶單元的作 85979 -21 - 1229340 業，在該MLC快閃記憶體400中係由該WSM電路430執行該 項作業，但是在該MLC快閃記憶體500中則是由該MLC邏輯 電路580執行該項作業。 (2) 針對用於選擇要寫入資料之記憶單元的位址匯流 排，在該MLC快閃記憶體400中係由該WSM電路430來控制 該位址匯流排，但是在該MLC快閃記憶體500中則是由該位 址產生電路570來控制該位址匯流排。 (3) 該MLC快閃記憶體500具有回饋功能，用於在分頁緩 衝器慮5T520中重新寫入資料，而該MLC快閃記憶體400不 具有回饋功能。 (4) 該MLC快閃記憶體500具有用於選擇所需資料的分 頁模式讀取功能，而該MLC快閃記憶體400不具有此項功 能。 現在將詳細解說第（1)項差異。如上文中參考圖16和圖17 的說明所述，用於決定是否要將資料寫入至記憶單元的作 業需要複雜的邏輯，以及用於執行該邏輯的邏輯運算電 路。甚至當該MLC快閃記憶體400的該WSM電路430包含一 多用途運算電路時，仍然需要花非常長的時間，藉由慣用 的運算（例如，「及」（AND)、「或」（OR)、「反或」（NOR)、「反 及」（NAND))來決定是否要寫入資料。在這些情況下，該 MLC快閃記憶體500藉由該MLC邏輯電路580(這是專為執 行該項決策作業所配備的電路）來執行該項決策作業，並且 促使該WSM電路530處於該MLC邏輯電路580的運作結果。 現在將詳細解說第（2)項差異。為了寫入資料（資料係儲存 85979 -22- 1229340 在對應於複數個位址的複數個記憶單元中），必須藉由控制 匯流排及位址匯流排來控制記憶體陣列中的内部位址。例 如，藉由遞增前置位址在執行此項控制。該MLC快閃記憶 體400要求該WSM電路430應包含一加法電路及用於控制該 加法電路的構件，以便使用該WSM電路430來執行位址匯流 排之控制（例如，為了遞增位址）。該MLC快閃記憶體500藉 由該位址產生電路570(這是專為執行位址控制所配備的電 路）來執行位址控制。 現在將詳細解說第（3)項差異。在該MLC快閃記憶體500 中，該分頁緩衝器電路520具有如上所述的回饋功能。這防 止因以確認為目的之資料讀取作業所造成的過度程式化狀 態，否則會因記憶單元的臨限電壓變化而造成過度程式化 狀態。因為如上文所述的陣列雜訊，所以甚至針對由於資 料窝入作業而決定已抵達參考臨限電壓的記憶單元，後續 以確認為目的之資料讀取作業仍然可能會決定該記憶單元 尚未抵達參相限電壓。4 了防止將資料次窝入至所決 定之已抵達參考臨限電壓的記憶單元，會重新窝人該分頁 缓衝器電路5 2 0中所儲存的資料。 /又，， 窝入至目標資料是”丨〗”之記憶單元的資料 據此，例如，相對應於-決定已完成資料寫入作業的 憶單元之該分頁緩衝器電路520中的資料被重 ”11，，。由於這财新窝人，導致後“確認為目的之L 讀取作業過程中，不會將窝人資料脈衝额外施加至記= 85979 -23- 1229340 元，並且因此可減輕因陣列雜訊而產生的過度程式化狀態。 如上文所述，該MLC快閃記憶體500具有更新該分頁缓衝 為黾路520中所儲存之資料的功能。由該]y[LC邏輯電路580 產生已更新之資料（回饋資料）。 由於用於產生已更新之資料的信號相同於用於決定是否 要寫入資料的信號，所以係由該MLC邏輯電路58〇來產生已 更新之資料可藉由不同電路來產生該已更新之資料。 現在將詳細解說第（4)項差異。一般而言，在—MLC快閃 記·憶體中:—資料讀取作業相當慢。為了防止整個運作速度 變忮’一用於將資料輸出至一外部電路的資料輸出段會配 備额外功旎，例如，分頁模式讀取功能、同步叢發功能等 等。運用此類規格，一次可讀取資料的記憶單元數目大於 恢用規格可讀取資料的記憶單元數目。使用適用於控制資 料寫入作業的分頁模式讀取功能、同步叢發功能等等，可 增加資料寫入作業的速度。 圖18顯示在四進制快閃記憶體之資料窝入作業中，該 MLC邏輯電路58〇之示範性運算的真值表，具體而言，使用 口馈力⑽來產生已更新之資料的真值表。圖19顯示用於實 現圖18所tf之邏輯的示範性邏輯電路。 會將該分頁緩衝器 這表示不窝入資料 在圖18所示的邏輯結構中，必要時 私路）20中所儲存的資料重新寫為”11， 的狀態。 可將該分頁 即，在步騾 在已完成記憶單元之資料寫入作業狀態下 缓衝4電路520中所儲存的資料重新寫為"1Γ， 85979 -24- 1229340 1 ’目標資料是”ιο”，但是已寫入相對應於,，1〇”或更多的資 料。在步驟2，目標資料是，，Q1”，但是已寫人相對應於，二 或更多的資料。在步驟3，目標資料是"〇〇”，但是已寫入相 對應於"00"。 在處於此一狀態的記憶單元中，已到達目標臨限電壓， 並且不需要寫入額外的資料。 因此，不會有將該分頁緩衝器電路520中所儲存之資料重 新寫為”11”的問題。該重新窝入會降低產生過度程式化的 風.險.。·'、〜 圖19所示之邏輯電路包括「反及」（NAND)電路、「反或」 (NOR)電路、「及」（AND)電路和「或」（〇R)電路。輸/至」 及輸出自圖19所示之邏輯電路的信號的設定如同參考圖16 和圖Π的說明所述，除了會從該邏輯電路輸出回饋信號 FBK1和FBK0以夕卜。 。；b 在執行將資料重新窝為”u，，的條件下，在重新寫入（更新） 後服[1:〇]為”H”。在其他條件下，不會變更FBK[叫。 FBK1對應於高位位元，而FBK〇對應於低位位元。 請參考圖20和圖2卜將說明藉由該MLC快閃記憶體彻的 該WSM電路430(圖14)來執行資料窝入作業，以及藉由該 MLC快閃記憶體500的該WSM電路53〇(圖15)來執行二料= 入作業。 、… 首先’請參考圖20’將說明藉由該肌〇快閃記憶體4〇〇的 該WSM電路430(圖14)來執行資料寫入作業。 在一MLC快閃記憶體400中，用於資料寫入的元件非常簡 85979 -25- 1229340 單，因此在資料窝入控制作業過程中，該WSM電路430的角 色極為重要。 圖20顯示用於解說寫入相對應於一字組（word)之資料之 作業的流程圖。在圖20中，只有描繪出用於比較該MLC快 閃記憶體400與根據本發明之MLC快閃記憶體所執行之作 業所需的處理程序。實際上，該WSM電路430也執行其他處 理程序。作業的一部份不需要如圖20所示。 在步驟S4000，該WSM電路43 0處理要窝入資料之記憶單 元的隹址n按照最簡單的程序，在作業的第一循環中，會 將要窝入資料之該等記憶單元之中第一記憶單元的位址設 定為前置位址，接著遞增位址。 在步驟S4001，該WSM電路430將作為結果的位址當做一 内部位址寫入至該記憶體陣列460。接著，該記憶體陣列460 進入可從該處讀取資料的狀態（步騾S4002)。在該記憶體陣 列460中該内部位址所指定的記憶單元被啟動且從該記憶 單元讀取資料（步驟S4003)。 當讀取該分頁緩衝器電路420中所儲存之資料的過程中 需要特殊控制時，就會在此時執行此類控制。在圖20所示 的實例中，基於簡化之目的，會採用該分頁缓衝器電路420 來輸出相對應於該内部位址的資料。這同樣適用於圖21 (如 下文所述）。 在步驟S4004中，依據從該分頁緩衝器電路420讀取資料 的結果及從記憶單元讀取資料的結果，該WSM電路430執行 以（例如）圖16所示之真值表為基礎的作業，決定是否要將資 85979 -26 - 1229340 料窝入至記憶單元。 由於該MLC快閃記憶體400不包含專為此用途所配備的 電路（例如，該MLC邏輯電路500中的該位址產生電路570)， 所以該MLC快閃記憶體400中的該WSM電路430必須執行該 項作業，雖然會相當複雜。 在步騾S400 5,該WSM電路430將依據步驟S4004的決策結 果所產生之所要寫入的資料輸出至該寫入電路450。該記憶 體陣列460進入可寫入資料的狀態（步驟S4006)，並且控制該 寫入電路Ί5Ό以將資料寫入至記憶單元（步騾S4007)。 以此方式，將資料寫入至該記憶體陣列460中的記憶單 元。按照需要寫入的資料數目來重複此項處理程序，寫入 所有的資料。 請參考圖21，將說明藉由該MLC快閃記憶體500的該WSM 電路530(圖15)來執行資料寫入作業。圖21顯示用於解說寫 入相對應於一分頁（page)之資料之作業的流程圖。 在步騾S5000，該WSM電路530將一内部位址設定為分頁 位址之前置位址。 在步驟S5001，該WSM電路530促使該記憶體陣列560進入 可從該處讀取資料的狀態。在步驟S5002，從該記憶體陣列 560中的一記憶單元讀取資料。由於分頁模式讀取，所以可 同時讀取相對應於一分頁中所有位址的資料。因此，在這 項步騾之後，在所有位址之中，相對應於該位址產生電路 570所指定之位址的資料都是從該MUX電路545相繼輸出。 在步騾S5003，該WSM電路530促使該記憶體陣列560進入 85979 -27- 1229340 可寫入資料的狀態。接著，讀取該MLC邏輯電路580所產生 之要窝入的資料（步驟S5004)，並且將該資料輸出至該寫入 電路550 (步騾S5005)。以此方式，將資料寫入至該記憶體 陣列560中的記憶單元（步騾S5006)。在步驟S5007，決定是 否已寫入相對應於一分頁的所有資料。當已寫入所有資料 時，資料寫入作業就已完成。當尚未寫入所有資料時，則 會更新位址（步騾S5008)。當不需要重複同一分頁的資料讀 取作業時，在更新位址之後，處理程序回到步騾S5004，並 且重複資，T寫入作業。 以此方式，將相對應於一分頁的資料寫入至該記憶體陣 列560中的記憶單元。按照需要寫入的資料數目來重複此項 處理程式，寫入所有的資料。 比較圖20與圖21中的流程圖，該MLC快閃記憶體500不需 要決定是否要該WSM電路530來寫入資料。因此，作業相當 簡單。 切換該記憶體陣列560可讀取資料之狀態與可窝入資料 之狀態的次數少於該記憶體陣列4 6 0。因此，可減少相對耗 時的處理程序，例如，切換施加至該MLC快閃記憶體500中 之該560的電壓。因此，可增加資料寫入作業的速度。 關於位址的處理主要僅僅是遞增位址，因此可藉由專為 執行位址控制所配備的電路（例如，該位址產生電路570)來 執行位址遞增。 如上文所述，與圖14所示的MLC快閃記憶體400相比，圖 15所示的MLC快閃記憶體500能夠加速資料寫入作業，並且 85979 -28- 1229340 該WSM電路530的結構被簡化。 從上文的說明可得知，在-定程度上，傳統MLC快閃記 憶體允許加速資料寫入作業，並且簡化WSM電路。 然而，傳統MLC快閃記憶體中的資料窝入作業需要產生 内部位址及所需資料的輸入/輸出控制。因此，wsm電路仍 然較大且複雜，而無法大幅增加資料窝入作業的速度。而 且無法徹底排除產生陣列雜訊的風險。 【發明内容】 •根攄本發明一項觀點，一種包括一記憶體陣列之半導體 記憶裝置，該記憶體陣列包含能夠儲存至少丨位元之資料的 複數個記憶單元，該半導體記憶裝置包括：一資料寫入控 制段，用於控制對該等複數個記憶單元的資料寫入作業； -位址信號產生段，用於產生—位址信號，該位址信號係 表π在複數個記憶單元之中，要將資料寫入至該處之一指 定記憶單元的位址；一資料讀取段，用於從該指定之記憶 單元讀取資料；一緩衝器段，用於暫時儲存要窝入至該指 疋之纪隐單兀的資料；一決策段，用於判斷是否將資料寫 入至該指定心記憶單元，以及依據該決策結果輸出一第一 寫入信號；-資料暫存器段，用於儲存藉由該第_寫入信 號所表示的資料，以及依據該所儲存之資料來輸出一第二 寫入信號；以及—資料窝入段，用於依據該第二寫入信號， 將貨料寫入至孩指定之記憶單元。該資料暫存器段依據該 資料窝入㈣段所#出的一控制信?虎來儲存該帛—窝入信 號所表示的資料。 85979 -29- 1229340 =發明一項具體實施例中，該資料暫存器段包含複數 新 就所表不的資料儲存至一 曰子益中，該暫存器係該等複數個暫存器之中相對應於該 位址信號所表示之位址的暫存器。 :本發明一項具體實施例中，當不需要將資料寫入至該 二〈⑽單兀時，該資㈣#||段會將該所料之資料 一又’為—指定值，以便防止將資料寫入至該指定之記憶單 兀0 數t本聲：一項具體實施例中，資料讀取段同時從該等複 。己憶早兀之中的至少兩個記憶單元讀取資料。 A根據本發明另—項觀點’—種包括-記憶體陣列之半導 =憶裝置’該記憶體陣列包含能夠餘存至少i位元之資料 '不數個ί己憶單元，該半導體記憶裝置包括：一資料寫入 =制：：用於控制對該等複數個記憶單元的資料窝二作 位址產生段’料產生—位㈣號，該位址信 二：不在複數個記憶單元之中，要將資料窝入至該處之 :己‘广己憶單元的位址；-資料讀取段，用於從該指定之 元讀取資料…緩衝器段，用於暫時儲存要寫 义Zfe早凡的資料；以及一決策段， 將資料寫入S兮批A、、、 力辦疋否 該緩衝器段了憶單兀：該決策段輸出用於更新 次 “予<貝料的回饋資料。該緩衝器段按照診 '、入控制段所輸出的一控制信號，依據該回饋資科 更新其所儲存的資料。 科來 X月項具體實施例中，當不需要將資料窝入至診 85979 -30 - 1229340 才曰疋足記憶單元時，該緩衝器段會將該所儲存之資料更新 為一指定值，以便防止將資料寫入至該指定之記憶單元。 在本發明一項具體實施例中，資料讀取段同時從核等複 數個記憶單元之中的至少兩個記憶單元讀取資料。 在本發明一項具體實施例中，在將資料寫入 二 土琢知足之 a己憶單元之前，會先依據該回饋資料，將該緩衝器段中所 儲存足資料更新為一該指定之記憶單元中所儲存之資料。 根據本發明另一項觀點，一種用於將資料儲存一半導體 此憶裝1Γ中、所包含之一記憶體陣列的方法，其中該記憶體 陣列包含能夠儲存至少1位元之資料的複數個記憶單元，核 方法包括下列步驟：產生一位址信號，該位址信號係表示 在複數個記憶單元之中，要將資料寫入至該處之一指定記 匕單元的位址，從該指定之記憶單元讀取資料，·暫時儲存 要寫入至該指定之記憶單元的資料；判斷是否將資料寫入 4曰足之记憶單元，以及依據該決策結果輸出一第一寫 入仏就；儲存藉由該第一寫入信號所表示的資料，以及依 據該所儲存之資料來輸出一第二寫入信號；以及依據該第 二寫入信號，將資料寫入至該指定之記憶單元。 在本發明一項具體實施例中，該方法進一步包括輸出用 於更新該緩衝器段所儲存之資料的回饋資料之步騾；以及 依據該回饋資料來更新該暫時儲存之資料。 根據本發明的一種半導體記憶裝置，一資料窝入控制段 輸出一第一控制信號，以指示一資科暫存器段儲存第一寫 入“唬。依據從該資料窝入控制段輪入之一第二控制信號 85979 -31 - 1229340 所表示的時序，該資料暫存器段將該第一寫入信號儲存在 一位址信號所指定的一指定之暫存器單元上。該資料暫存 器段將依據該所儲存之第一寫入信號所產生的一第二寫入 仏號直接輸出至該資料寫入段。由於此一結構，可執行介 於孩MLC邏輯電路、該資料暫存器段與該資料寫入段之間 的資料窝入作業之資料處理，而不需要涉及WSM電路（資料 寫入控制段）。因此，可簡化該WSM電路的結構，並且可縮 短資料處理時間。 因此，Γ本文中發表的本發明可提供下列優點：提供一種 具有簡化之WSM電路的半導體記憶裝置，以便加速資料寫 入作業速度，以及足以抑制陣列雜訊之影響；以及提供一 種用於控制將資料寫入至該半導體記憶裝置的方法。 只要詳讀並瞭解下文中參考附圖的詳細說明，將可明白 本發明的這些及其他優點。 【實施方式】 接下來’將藉由參考附圖的例證實例來說明本發明。 圖1顯π根據本發明一項實例之用於當做一半導體記憶 裝置IMLC快閃記憶體100的方塊圖。圖i顯示該]^乙(：快閃 1己憶體100中涉及資料寫入作業的元件。 琢MLC快閃記憶體100包括一資料暫存器電路19〇。其餘 的結構貝貝上相同於圖15所示之MLC快閃記憶體500的結 構。該MLC快閃記憶體10〇包括一記憶體陣列16〇，該記憶 體陣列160實質上相同於圖13所示之記憶體陣列。該記憶體 陣列160包含複數個記憶單元，每個記憶單元都能夠儲存相 85979 -32- 1229340 對應於至少1位元之資料。 在該MLC快閃記憶體100中，一分頁緩衝器電路120具有 分頁緩衝器寫入功能，以及一讀取電路（感測放大器）140具 有分頁模式讀取功能。 將說明該MLC快閃記憶體1〇〇的結構及資料窝入作業。 該MLC快閃記憶體1 〇〇包含一使用者介面電路（下文中稱 之為「UI電路」）11〇、一控制匯流排101、一位址匯流排1〇2 及一資料匯流排103。該MLC快閃記憶體100係經由該UI電 路.110所連接的該控制匯流排1〇1、該位址匯流排1〇2及該資 料匯流排103來對外運作。 該UI電路no係經由該控制匯流排1(n、該位址匯流排ι〇2 及孩資料匯流排103來接收外部的信號，並且分析信號以便 控制孩MLC快閃記憶體100中的作業。該⑴電路11〇經由一 控制匯流排111、一位址匯流排112及一資料匯流排113連接 至一分頁緩衝器電路120，並且還經由一控制匯流排114連 接至一窝入狀態機電路（下文中稱之為「WSM電路」）130。 一分頁緩衝器電路120暫時儲存要寫入至記憶單元的資 料亚且孩UI電路110就資料寫入方面，經由該控制匯流排 該位址匯说排112及該資料匯流排丨丨3來控制該分頁緩 衝器電路120。 / WSM電路UG係當做—資料寫人控制段，用於控制對該 寺複數個記憶單元的資料窝人作業。例如，該WSM電路130 在^收到（例如)將資料重新寫入至記憶單元中的指令後，隨 P&制（例如）記憶體陣列16〇的運作。該電路13〇經由 85979 *33 - 1229340 該控制匯泥排114接收來自該仍電路11〇之控制信號的指 令’並且藉由k號13 1將其狀態告知該υ〗電路丨丨〇。 该WSM電路130分別經由控制匯流排133、134、丨35、136 和137連接至一 MLC邏輯電路180、一讀取電路（感測放大器） 140、一寫入電路（程式化電路）15〇及該記憶體陣列ι6〇及該 資料暫存器電路190。該讀取電路丨4〇、該寫入電路15〇及該 記憶體陣列160係經由一讀取匯流排ι61互相連接。 一位址產生電路（位址控制器）17〇經由一控制匯流排138 及·一.位址'量流排139接收來自該WSM電路130的一控制信號 及多個位址化號’以便產生内部位址。該位址產生電路（位 址控制器）170將一前置位址（會將資料窝入至該位址）輸出至 一資料匯流排171。接著，該位址產生電路17〇按照從該控 制匯流排138所接收到的一控制時脈信號CLK (位址控制信號） 來遞增位址，並且將已遞增的位址輸出至該位址匯流排 171。該位址信號表示要窝入資料之記憶單元的位址。 該謂取電路140具有一分頁模式讀取功能。該讀取電路 140經由該控制匯流排134接收來自該WSM電路130的控制 信號，並且據此從該記憶體陣列i6〇中的記憶單元讀取資 料。依據該WSM電路130經由該控制匯流排136輸出的_控 制信號及該位址產生電路170經由該位址匯流排171輸出的 多個位址信號，選擇要從該處讀取資料的記憶單元。該WSM 電路130負責啟動該等所選之記憶單元。在該記憶體陣列 160中，會以陣列形式來排列多個記憶體、多個參考單元、 虛設單元等等。 85979 -34 - 1229340 該等所選之記憶單元的沒極被連接至該讀取匯流排 161。該讀取電路140經由該讀取匯流排161來確認每個所選 之記憶單元的臨限電壓（表示資料儲存狀態），接著將從該等 所選之記憶單元讀取的資料經由該資料匯流排141輸出至 一資料多工電路（下文中稱之為「MUX電路」）145。 該MUX電路145經由該位址匯流排171接收來自該該位址 產生電路1 7 0的一位址信號。依據該位址信號，該mux電路 145從接收自該讀取電路14〇的資料中選擇（及處理）所要輸 出的_資料%，〜、並且經由一資料匯流排146將該所選擇之資料輸 出至該MLC邏輯電路180。 该MLC邏輯電路180 (決策段）經由一控制匯流排133接收 從該WSM電路130所輸出的一控制信號，經由一資料匯流排 121接收從該分頁緩衝器電路！ 2〇輸出的目標資料，並且還 經由孩資料匯流排146接收從該MUX電路145選擇及輸出的 ^料。依據母個所選之記憶單元的目前臨限電壓，該Mlc 邏輯電路180決定是否要將資料寫入至每個所選之記憶單 元。一當做決策結果的寫入資料脈衝PRG係經由一資料匯 流排181輸出至該資料暫存器電路i 9〇。 藉由琢WSM電路130經由該控制匯流排137所輸出（發佈） 的一寫入控制信號WRT，指示該資料暫存器電路19〇鎖存該 寫入貝料脈衝PRG。此時，還會將一控制時脈信號CLK (這 是從該WSM電路130經由該控制匯流排138輸出的控制時脈 信號CLK，用於控制該該位址產生電路17〇)輸入至該資料暫 存器電路190。依據該控制時脈信號CLK，該資料暫存器電 85979 -35 - 1229340 路190將接收自孩Μΐχ邏輯電路⑽的該寫人資料脈衝咖 儲存在該f料暫㈣電物Q巾的—暫存料元巾，該暫存 器單元係該位址產生電路17〇經由該位址匿流排i7i輸出的 位址k號add所指定的暫存器單元。 該資料暫存器電路190經由一資料匯流排191將一資料信 號PLS輸出至該寫入雷路15〇，該f料信號pLs包括該暫存器 單7G中所儲存之該窝入資料脈衝？11〇的内容。 該WSM電路13Q經由餘㈣流排136將—控制信號輸出 至該記憶體陣列160，以便允許該記憶體陣列16〇接收資 料。接著，該WSM電路13〇經由該控制匯流排135將一控制 信號輸出至該窝人電路15〇,以便將該窝人資料脈衝供應至 孩記憶體陣列160。該寫入電路15〇經由該讀取匯流排ΐ6ι將 一冋％壓彳§號連續窝入至一連接至每個所選之記憶單元之 汲極的位元線，藉此將相對應於該窝入資料脈衝的資料窝 入至該等所選之記憶單元。 圖1所示之該MLC快閃記憶體100的分頁緩衝器電路12〇 具有如下所述的回饋功能。當該WSM電路13〇經由一控制匯 流排132輸出之控制信號指示執行回饋時，依據該wsm電路 130經由該控制匯流排138輸出的控制時脈信號clk，嗲分 頁緩衝器電路120可更新該位址產生電路17〇經由該位址匯 流排Π1輸出系統MLC邏輯電路180之位址信號所指定的資 料。該回饋資料係經由一位址匯流排182從該MLC邏輯電路 180輸出至該分頁緩衝器電路120。當不需要將資料寫入至 該位址信號所指定之記憶單元時，該分頁緩衝器電路12〇合 85979 -36- 1229340 將該所儲存之資料更新為一指定值，以便防止將資料寫入 至該記憶單元。 依據該控制時脈信號CLK，該資料暫存器電路190將該寫 入資料脈衝PRG儲存至該位址信號ADD所指定的暫存器單 元中。接著，會包含該所儲存之寫入資料脈衝PRG的該資 料信號PLS直接輸出至該寫入電路150。 如上文所述，可執行介於該MLC邏輯電路180、該資料暫 存器電路190與該寫入電路150之間的資料寫入作業之資料 處理.，而:不，要涉及該WSM電路130。因此，可簡化該WSM 電路的結構130，並且可縮短資料處理時間。 圖2顯示該資料暫存器電路190的示範性結構。在本實例 中，四個記憶單元被指派一個位址，並且四個位址相對應 於一個分頁。 如圖2所示，該資料暫存器電路190包括一暫存器控制電 路192、暫存器單元Reg及一用於反轉及輸出資料的反轉器 193 〇 該暫存器控制電路192接收一從該位址產生電路170輸出 的位址信號ADD、一從該WSM電路13 0輸出的寫入控制信號 WRT以及將多個寫入控制信號WR0到WR3及多個讀取控制 信號RD0到RD3輸出至相對應的暫存器單元Reg。每個暫存 器單元Reg皆是由一鎖存器電路（例如，正反器電路）所組成。 藉由該等寫入控制信號WR0到WR3中之一相對應的寫入 控制信號來啟動每個暫存器單元Reg，用以接收該MLC邏輯 電路180經由該資料匯流排181輸出的多個寫入資料脈衝 85979 -37 - 1229340 PRG0到PRG3中之一相對應的寫入資料脈衝，以及鎖存所接 收到之寫入資料脈衝。 還會藉由該等讀取控制信號RD0到RD3中之一相對應的 讀取控制信號來啟動每個暫存器單元Reg，用以反轉及輸出 該鎖存之窝入資料脈衝（相對應於該等寫入資料脈衝PRG0 到PRG3之一）。每個反轉器19 3進一步反轉該所接收到之寫 入資料脈衝（相對應於該等寫入資料脈衝PRG0到PRG3之 一），並且將該已反轉之寫入資料脈衝當作資料信號PLS0到 PLS3.之二輸出至該資料匯流排191 (圖1)。該等資料信號PLS0 到PLS3分別對應於輸入至該資料暫存器電路190的該等寫 入資料脈衝PRG0到PRG3。 如上文所述，該資料暫存器電路192依據輸入至該資料暫 存器電路190的三個控制信號（即，位址信號ADD、寫入控 制信號WRT及控制時脈信號CLK)，而產生該等窝入控制信 號WR0到WR3及該等讀取控制信號RD0到RD3。該暫存器控 制電路192將這些信號供應至每個暫存器單元Reg，並且每 個暫存器單元Reg都會依據該等寫入控制信號WR0到WR3 及該等讀取控制信號RD0到RD3運作。按照每個暫存器單元 Reg及每個反轉器193的指定，來轉換要輸入至該資料暫存 器電路190的該等寫入資料脈衝PRG0到PRG3，以便從反轉 器193輸出資料信號PLS0到PLS3。 圖3顯示圖2所示之暫存器單元Reg示範性結構的方塊圖。 圖3所示之暫存器單元Reg是一包括「反及」（NAND)電路 及反轉器的鎖存器電路。依據一讀取控制信號RD及一寫入 85979 -38- 1229340 控制#唬WR來轉換當做一輸入信號的窝入資料脈衝 PRG，並且將該已轉換之資料當做一資料信號pLS#輸出。 認讀取控制信號RD是一讀取啟動信號，用於啟用資料輸 出。因此，會將藉由反轉換該鎖存之寫入資料脈衝pRG所 獲得的信號當做一資料信號PLS#輸出。該資料信號孔“相 對應於圖2所示之該等暫存器單元Reg所輸出的該等資料信 號PLS0到PLS3之每一資料信號。 遠寫入控制指號WR是一寫入啟動信號，用於啟用資料窝 入因此，藉由正反器來鎖存該寫入資料脈衝PRg所標示 的資料。 圖4顯示圖2所示之暫存器控制電路m示範性結構的方 塊圖。 孩暫存器控制電路192包括多個反轉器和多個「及」（and) 電路。該暫存器控制電路192解碼多個輸入2位元位址信號 ADD0和ADD1，並且輸出該等讀取控制信號如〇到肋3之 〇 當啟用該窝人控制信號WRT時，該暫存器控制電路192依 據該控制時脈信號CLK，將該等寫人控制信號WR0到WR3 之一輸出至每個暫存器單元Reg。 圖5顯示ML(:快閃記憶體1〇〇 (圖㈠之示範性資科窝入作 業時序的時序圖。 圖5中的時序圖顯示資料窝入作業程序，而未正確呈現出 每項作業步驟所需的實際時間週期。在本實例卜—個分 頁中包含兩個位址，並且該分頁緩衝器電路12〇及該資科； 85979 -39- 1229340 存器電路190可儲存相對應於四個位址以上的資料。 在時間t0，藉由該WSM電路130輸出至該控制匯流排139 的一位址初始化信號（位址初始化），將一輸出至該位址匯流 排17 1的位址信號（位址）設定為要將資料寫至該處之第一記 憶單元的位址。在此情況下，將該位址信號設定為該位址 信號ADD0。 在時間tl，依據該WSM電路130經由該控制匯流排134輸 出的一感應啟用信號（感應啟用），從該等兩個位址所指定的 記.憶單元:讀、取相對應於一個分頁的資料。 該讀取電路140讀取資料RD ΑΤ0 (該位址信號ADD0所指 定之該記憶體陣列160中之記憶單元所儲存的資料）及資料 RD ATI (位於同一分頁中，該位址信號ADD1所指定之記憶單 元所儲存的資料），並且將資料輸出至該資料匯流排141。 該MUX電路145接收自該讀取電路140經由該資料匯流排 141所輸出之兩個位址的資料，並且經由一資料匯流排146 將相對應於該位址信號ADD0之資料輸出至該MLC邏輯電 路 18 0 〇 ’ 該分頁緩衝器電路120經由該資料匯流排121，將要窝入 至該位址信號ADD0指定之記憶單元的資料輸出至該MLC 邏輯電路180。 該MLC邏輯電路180接收儲存於該分頁緩衝器電路120中 之所讀取之資料RDAT0及資料ΡΒ0,決定是否要窝入資料， 並且經由該資料匯流排1 81，將一寫入資料脈衝PRG0當做 決策結果輸出至該資料暫存器電路190。 85979 -40- 1229340 該MLC邏輯電路180還會經由該資料匯流排182將回饋資 料FBK0輸出至該分頁緩衝器電路120。 接著，在時間t2，輸出一用於控制該位址產生電路1 70的 位址控制信號（位址控制）。 在圖5中，在位址控制信號之下降邊緣時更新該位址。緊 接在該位址控制信號處於高位準（HIGH)之前的週期期間， 該資料暫存器電路190依據一資料暫存器控制信號來鎖存 該寫入資料脈衝PRG。依據該回饋信號，執行回饋該分頁 緩衝器電:路120中所儲存之資料。當該位址控制信號變成高 位準（HIGH)時，該資料暫存器電路190鎖存相對應於該位址 信號ADD0的寫入資料脈衝PRG0 (資料暫存器0)。 該分頁緩衝器電路120 (分頁緩衝器0)鎖存相對應於該位 址信號ADD0的回饋資料FBK0。此時，該分頁緩衝器電路 120可依據該回饋資料FBK0，（例如）將所儲存的資料ΡΒ0更 新為内容相同於資料RDΑΤ0的資料。 在時間t3，在位址控制信號之下降邊緣時，將該位址信 號ADD0變更為用於表示同一分頁中另一位址的該位址信 號ADD1。據此，該MUX電路145經由該資料匯流排146，將 從該位址信號ADD1指定之記憶單元讀取的資料RDAT1輸 出至該MLC邏輯電路180。 該分頁緩衝器電路120輸出要寫入至該位址信號ADD 1指 定之記憶單元的資料PB1。該MLC邏輯電路180接收資料 RDAT1及資料PB1，並且輸出一新的寫入資料脈衝PRG1及 一新的回饋資料FBK1。當位址信號是該位址信號ADD1 85979 -41 - 1229340 :，該MLC快閃記憶體100之運作實質上相同於當位址信號 是該位址信號ADD0時。 田位於不同分頁中的位址變成處理目標時，則需要資料 讀取作業。在此情況下，實質h；M目同於如上文所述的方 式來執行位址更新、將資料儲存在資料暫存器電路19〇中以 及回餚#亥分頁緩衝器電路12〇中所鍺存之資料。 圖6顯示在^11^快閃記憶體1〇〇 (圖〇之資料寫入作業過 程中，該WSM電路13〇所執行之控制作業的流程圖。 圖6中的步驟31000到sl〇〇4分別對應於前文參考圖5所說 明的控制作業。 在圖6中，只有描繪出用於比較先前技術所執行之作業所 需的處理程序。實際上，該WSM電路13〇也執行其他處理程 序。處理順序可不同於圖6所示之順序。 在步騾S1000，該WSM電路130將一内部位址設定為分頁 位址之如置位址。在步騾S1 〇〇1，該WSM電路130促使該記 憶體陣列160進入可從該處讀取資料的狀態。 在步騾S1002，從該記憶體陣列16〇中的一記憶單元讀取 資料。由於分頁模式讀取，所以可同時讀取相對應於一分 頁中所有位址的資料。 在步驟S1003，依據所更新的該内部位址，來執行位址更 新、將資料儲存在資料暫存器電路19〇中以及回饋該分頁緩 衝器電路120中所儲存之資料。 按一個分頁中所包含的位址數量，重複更新該内部位 址。在步騾S1004，針對要寫入資料至該處的所有分頁，同 85979 -42- 1229340 時執行從記憶單元讀取資料及位址更新。如果在步驟s i 〇〇4 針對要寫入 > 料至該處的所有分頁，同時執行從記憶單元 碩取資料及位址更新，則針對下一分頁執行步驟S1002和步 驟S1003中的處理程序。在步騾31004所有分頁同時執行從 記憶單元讀取資料及位址更新之後（即，完成資料寫入準 備）’執行步驟S10 0 5之處理程序。 當完成資料寫入準備時，該記憶體陣列16〇進入可寫入資 料的狀態（步騾S1005)，並且將資料寫入至該記憶體陣列16〇 (步騾 S10J06)。 如上文所述，與傳統之資料寫入作業控制相比，根據本 發明之MLC快閃記憶體1〇〇允許該WSM電路130執行相當簡 單的控制。 該MLC快閃記憶體1〇〇中的該WSM電路130所需控制信號 數ΐ較少，因此，很容易增加資料寫入作業速度，並且縮 小電路尺度。 在前面的實例中，根據本發明的MLC快閃記憶體100具有 分頁模式讀取功能。甚至在不具有分頁模式讀取功能的情 況下，藉由在每次變更該内部位址171時執行一資料讀取作 業的效果實質上相同。 會依據一位址信號來控制將該寫入資料脈衝鎖存在該資 料暫存器電路190中以及回饋該分頁緩衝器電路12〇中所儲 存之、貝料。未必需要依據一位址信號來控制這兩項作業， 並且依據一位址信號來控制任一項作業的效果實質上相 同0 85979 -43 - 1229340 甚至在只有一項作業情況下，即，由於該資料暫存器電 路190或該分頁緩衝器電路120的特定結構，或由於資料匯 流排或控制匯流排的特定佈線方式，導致只能控制鎖存或 回饋。 圖7顯示可包含於圖2所示之資料暫存器電路190中之暫 存器單元Reg之另一示範性結構的方塊圖。在圖7中，暫存 器單元Reg是一包括「反及」（NAND)電路及反轉器的鎖存 器電路。圖7所示之電路相同於圖3所示之電路，除了圖7所 示之電3T會從該WSM電路130接收一重置信號RSTB以外。 圖7所示之暫存器單元Reg (鎖存器電路）的結構會抑制記 憶單元之過度程式化狀態，其中過度程式化狀態係這防止 因記憶單元的臨限電壓變化而造成，例如，由於以確認為 目的之資料讀取作業所造成的陣列雜訊。 圖7所示之暫存器單元Reg係被該WSM電路130控制，用以 鎖存所要寫入的資料。該暫存器單元Reg具有可重置但無法 設定所要寫入之已鎖存資料的作業模式。 此類一模式中，會將當做一控制信號的重置信號RSTB設 定為低位準（LOW)。 在此情況下，由正反器所組成的鎖存器電路可重置資 料，但無法設定資料。當重置信號RSTB處於高位準（HIGH) 時，由正反器所組成的鎖存器電路可設定及重置資料，並 且其運作方式實質上相同於圖3所示之鎖存器電路。 當第一次將資料儲存在該資料暫存器電路190中時，會將 該重置信號RSTB設定為高位準（HIGH)。之後，將重置信號 85979 -44 - 1229340 RSTB設定為低位準（LOW)。因為，為了防止將資料寫入至 不需要寫入資料至該處的記憶單元時，會將相對應之暫存 器單元Reg中所儲存之資料校準為一指定值。圖7所示之鎖 存器電路的運作相同於圖3所示之鎖存器電路的運作，除了 將資料儲存在該資料暫存器電路190之作業以外。 如上文所述，當第一次將資料儲存在該資料暫存器電路 190中時，會將該重置信號RSTB設定為高位準（HIGH)。此 時，設定相對應於要寫入資料該處之記憶單元的暫存器單 元Reg。重…置相對應於要寫入資料該處之記憶單元的暫存器 單元Reg。 因此，當重置信號RSTB處於高位準（HIGH)時，包含圖7 所示之鎖存器電路的資料暫存器電路190可按記憶單元逐 一設定是否要窝入資料，如同包含圖3所示之鎖存器電路的 資料暫存器電路190—樣。 在包含圖7所示之鎖存器電路的資料暫存器電路190中， 會將重置信號RSTB設定為低位準（LOW)，促使在同一窝入 循環期間，不會在已寫入資料的暫存器單元Reg中累積資 料。 在包含圖7所示之鎖存器電路的資料暫存器電路1 90中， 會設定暫存器單元Reg，該暫存器單元Reg相對應於在資料 讀取作業之第一循環中已決定尚未抵達參考臨限電壓的記 憶單元。當曾經設定過的所有暫存器單元Reg被重置時，則 可決定在一個寫入循環中已完成作業。 造成曾經重置過的所有暫存器單元Reg再次被設定的原 85979 -45 - 1229340 因為，感測放大器偵測到因陣列雜訊影響及供應電壓變化 所造成的變化。這會造成MLC快閃記憶體之過度程式化狀 態，因此並不理想。 包含圖7所π之鎖存器電路的資料暫存器電路190不會設 定暫存器單元R e g中的資料，除資料寫人作業的第—循環以 卜Q此^抑制因陣列雜訊等等所造成的寫入作業錯誤， 並且防止記憶單元之過度程式化狀態。 ▲ MLC f夬閃兒憶體}⑼之該分頁緩衝器電路中所儲存 足資料的回饋功能，係用於減少在以確認為目的之資料讀 取作業過程中，記憶單元之臨限電壓發生顯著變化。當使 用包含圖7所示之鎖存器電路的資料暫存器電路190時，可 刪除回饋功能。 將該資料暫存器電路190中配備圖3或圖7所示之鎖 ，私路並且 < 更電路之—邵份（例如，邏輯電路），該 MLC快閃記憶體⑽（圖”處理資料的方式顯然相同於二進 位快閃記憶體。 般w mi記㈣中’會以單向方式來執行記 二f料寫入作業。在一般的二進位快閃記憶體中， 2 乂低臨限電壓至較高臨限電壓方式來執行資 資科，，至資料T方式來執行資料窝人。相反方 孝斤寫入需要（例如）逐—區塊方式的資料擦除。 n⑽單元情料的資H位快閃記憶 用貪科”0”來覆寫資料"r，，但是無法使用資料”來 85979 -46 - 1229340 、因此，寫入後的資料是寫入前之資料與所指示 寫入<資料的「及」（AND)(邏輯和） 圖斤不的717範性真值表，顯示在資料寫入作業中介於 MLC f夬閃記憶體1〇〇與二進位快閃記憶體之間的相容性。 如圖8所不，MLC快閃記憶體可使用資料，，〇ι”來覆寫資料 Ώ此具有關於資料覆寫方面的彈性。為了允許使用 者=用類似於二進位快閃記憶體的方式來操縱快閃 思^、希主寫入後的資料是寫入前之資料與所指示要窝 、貝料的及」（AND)(邏輯和），如同二進位快閃記憶體 一樣。 〜 / 2上又所述，根據本發明的MLC快閃記憶體可將分頁緩 衝态電路中所儲存之資料更新為-記憶單元中所儲存之資 料0 、抑使用這項功能，T以很容易重窝資料，促使資料覆窝的 C輯相似於一進位快閃記憶體的資料覆寫邏輯。 前面提及的圖19顯示用於產生回馈資料的示範性邏輯電 各圖9所示之邏輯電路除了具有圖工9所示之邏輯電路的結 構外’還具有用於產生資料覆寫邏輯功能的邏輯電路。 圖9所不之邏輯電路包括「反及」（nand)電路、「反或」 (nor)私路、及」（AND)電路、「或」（〇r)電路和一反轉器。 輸出信號FBK1和FBK0、輸入信號等等相同於圖19所示之邏 輯電路的信號。 在圖9所不的邏輯電路中，為了產生資料覆窝邏輯，而設 足STP1二STP0吐（L :低位準（L〇W)4〇)，促使用於產生資 85979 -47- 1229340 料覆窝邏輯的步驟與用於資料寫入的其他步驟有所區別。 圖9所示的邏輯電路與圖19所示的邏輯電路之間的差異 為’在圖9所示的邏輯電路中，由於在最後階段配備「及」 (AND)電路（「及」（AND)閘），所以可將輸出資料服[岡 修正為低位準（LOW)。 因此，在圖9所示之邏輯電路中，當STp卜STp〇=L時會獲 件一低位準（LOW)輸出信號，並且從目前記憶單元讀取的 資料呈現低位準（LOW)。 •如同麥考圖δ和圖9的說明所逑，圖i所示之Μιχ快閃記憶 體1〇〇之資料寫入控制電路組態也可用來覆寫資料。 根據本發明的一種半導體記憶裝置，一資料寫入控制段 輸出一第一控制信號，以指示一資料暫存器段儲存第一寫 入信號。依據從該資料窝入控制段輸入之一第二控制信號 所表示的時序，該資料暫存器段將該第一寫入信號儲存在 位址k號所指定的一指定之暫存器單元上。該資料暫存 器段將依據該所儲存之第一窝入信號所產生的一第二窝入 信號直接輸出至該資料窝入段。由於此一結構，可執行介 於該MLC邏輯電路、該資料暫存器段與該資料寫入段之間 的;貝料寫入作業之資料處理，而不需要涉及Wsm電路（資料 窝入控制段）。因此，可簡化該WSM電路的結構，並且可縮 短資料處理時間。 技藝人士應明白本發明的各種修改並且容易修改，而不 會脫離本發明的範_與精神。因此，隨附的申請專利範圍 不是用來限制本文中提供的詳細說明，而是概括解說申請 85979 -48- 1229340 專利範圍。 【圖式簡單說明】 圖1 員不根據本發明一項實例之半導體 圖； "己匕裝置的方塊 圖2顯示圖旧示之半導體記憶裝置 圖3顯千闰0 & — 、打曰存态電路； 圖；二之資：暫存器電路中的暫存器單元； 路； 貝料暫存益電路中的暫存器控制電 圖5顯示-圖1所 信號的時序圖； 〜之半導體記憶f置之資科寫入㈣中之 窝入作業的流 圖6颂π圖1所不之半導體記憶裝置之資 程圖； 、 圖7顯示圖2所示之資料暫存器電 存器單元； 路中所包含的另一 個暫 顯示在資料窝入作業中介於 圖8所示的示範性真值表， MLC快閃記憶體與二進位快閃記憶體之間的相容性 圖9顯示用於實現圖8所示之邏輯的邏輯電路； 圖1〇顯示用以說明傳統半導體儲存裝置之臨限電壓分佈 的圖表； 圖11顯示用以說明第二傳統半導體料裝置之臨限電壓 分佈的圖表； 圖12顯示用於將資料窝人至第：傳統半導_存裝置的 演算法； 圖13顯不第二傳統半導體儲存裝置的記憶體陣列； 85979 -49- 1229340 圖14顯示第二值& &π 傳、，死+導體儲存裝置的結構； 圖15顯不弟二傳統半導體儲存裝置的結構，· 圖…丁用於將資料寫入至第三傳統半導體儲存裝置的 真值表； 圖Π顯示料實現圖16所示之邏輯的示範性邏輯電路； 圖〜、丁用於將資料窝入至第三傳統半導體儲存裝置的 另一真值表； 圖19顯示用於實現圖18所示之邏輯的示範性邏輯電路卜 圖20顯示第二傳統半導體記憶裝置之資料窝入作業的流 程圖；以及 圖21顯示第三傳統半導體記憶裝置之資料寫入作業的流 程圖。 【圖式代表符號說明】 101，111，114, 132, 133，控制匯流排 134, 135, 136, 137, 138， 401，411，414, 432, 434， 435, 436, 501，511，514， 532, 533, 534, 535, 536， 538 102, 112, 139, 171，402， 位址匯流排 412, 433, 502, 512, 539， 571 103, 113, 121，146, 181，資料匯流排 182, 191，403, 413, 421， 85979 -50- 1229340 437, 441，503, 513, 521 537, 541， 546, 582 111，161，461，561 120, 420, 520 130, 430, 530 140, 440, 540 145, 545 150, 450, 550 160, 460; 560 170, 570 180, 580 190 192 193 400, 500, 100 410, 510, 110 CLK WRT PLS Reg SRC FBRO RSTB ADD，ADDO, ADD1 謂取匯流排 分頁緩衝器電路 窝入狀態機電路（WSM電路） ?買取電路（感測放大器） 資料多工電路（MUX電路） 寫入電路（程式化電路） 記憶體陣列 位址產生電路（位址控制器） MLC邏輯電路 資料暫存器電路 暫存器控制電路 反轉器 MLC快閃記憶體 使用者介面電路（UI電路） 控制時脈信號 寫入控制信號 資料信號 暫存器單元 源極線 回饋資料 重置信號 位址信號 85979 -51 - 1229340 WR，WR0 到 WR3 寫入控制信號 RD，RDO到 RD3 讀取控制信號 PRG, PRGO到 PRG3 寫入資料脈衝 PLSO到PLS3, PLS# 資料信號 RDATO, RDAT1 資料 FBK1，FBKO 輸出信號 WL1 至 WL4 字線 BL1 至 BL4 位元線 CELL11 至 €ELL44 記憶單元 85979 - 52 -