TWI224196B - Apparatus with a test interface - Google Patents

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五、發明説明（] ) 發明背景 ^本發明係關於一種具有測試介面之裝置，更明確地說， 係關於使用此類裝置執行類似替非揮發性記憶體進行程式 設計的作業。 歐洲專利申請案號EP 0981 134便揭露一種具有cpu(中央 處理單元，即能夠執行已程式設計的指令的單元）的信號處 理裝置，其可控制透過掃描鏈將資訊寫入（程式設計）非揮 發性記憶體中。舉例來說，該資訊可能係在正常使用期間 ，用以控制該裝置的電腦程式。此類程式並不需要經常載 入，舉例來說，只有在製造該裝置，或對其進行維修時， 才需要載入。 如該公佈所述，用以寫入該資訊的程式及該資訊本身， 都會透過一掃描鏈饋送至CPU中，該掃描鏈一般則係作為測 試用途。此種掃描鏈的範例在IEEE的1149· 1標準（jtag標準） 中有具體說明。該JTAG標準提供給測試單元最少量的外部 腳針；一移位暫存器，用以經由一裝置從該些腳針傳輸測 試資料；及一所謂的TAP控制器。該TAP控制器就像是一測 試狀態機，用以控制該測試電路的作業模式。其中一根腳 針會選擇該測試狀態機所取得的連績測試狀態。在每個狀 態中’該測試狀態機都會輸出特有的狀態信號，用以控制 究竟是將該資料經由該移位暫存器進行傳輸、將其輸出以 進行測試、或是輸入資料以觀察測試結果等。 從美國專利案號5，9 7 8，9 4 5中可以得知一種用以測試 DRAM記憶體的配置。在此配置中，便係透過該掃描鍵提供 -5-

資料及位址。邏輯電路會產生由該測試狀態機之預設狀態 作觸發的RAS/CAS轉移。相較於將資料寫入DRAM之中，對非 揮發心It If ’如快閃記憶體之類’冑行程式設計則更為 複雜。其通常必須將—連串的控制圖樣應用至該快閃記憶 體。吾人熟知的便係，將資料從標準的掃描鏈，程式設計 至〖夬閃α己隱體中。為達此目的，必須將用以程式設計該非 揮發性記憶體所需要的全部控制信號圖樣，連同必須儲存 在該記憶體中的資訊，一啟載入該掃描鏈中。 藉由標準的掃描鏈將資訊程式設計至該非揮發性記憶體 中，那麼當該非揮發性記憶體已經安裝於該裝置的電路板 上，而且與該裝置的其它元件相互連接之後，便能夠對該 資訊進行程式設計。再者，並不需要特殊的介面便可進行 ，因為採用的係標準的測試介面。不過，此項技術相當地 耗時’因為需要大量的信號對非揮發性記憶體進行程式設 計，而且所有的信號都必須經由該掃描鏈進行傳輸。 根據ΕΡ 0981 134的裝置，會使用一 CPU產生大部分的信號 ’用以對該非揮發性記憶體進行程式設計。用以對該非揮 發性5己憶體進行程式設計的程式，以及必須程式設計的資 訊’都會從該掃描鏈載入至一臨時記憶體。在該程式的控 制下，該CPU會將該資訊從該臨時記憶體寫入該非揮發性記 憶體。該程式可讓該CPU在數個時脈循環中，提供信號給該 記憶體，用以控制程式設計的進行。在其中一種快閃記恨 體的程式設計範例中，會在反覆的循環中，將預設的資料 及位址組合，運用至該記憶體中，隨即在一個循環中，運 -6 - 【適用中國國家標準(CNS) A4規格(210 X 297公复） 1224196 A7 —_____B7_ 五、兑明（3—~ 〜-- 用欲程式設計的位置的位址以及欲程式設計的資料。接著 便會輪詢各循環，直到完成程式設計為止。 更一般的情形是，利用該CPU使用該掃描鏈的資訊，執行 非揮發性記憶體程式設計以外的其它作業。如果能夠使用 該裝置内的CPU，而且該CPU能夠執行該些作業的話，那麼 使用CPU並不需花費額外的成本。舉例來說，如果該CPU已 經連接至該非揮發性記憶體的話。不過，如果一般的情形 下無法使用該裝置内的CPU的話，或是因為該非揮發性記憶 體的放置方式，使得該CPU在一般的情形下，無法對該裝置 内的記憶體進行程式設計，而使得該CPU並未具備必要的連 接的話，那麼藉由CPU運用此項技術時，便可能需要大幅地 修改該裝置，以及花費可觀的成本，方能執行此類作業。 此外，本發明的其中一項目的係提供一種能夠快速執行 作業而不需使用中央處理器的裝置，其中該些作業會使用 到來自該掃描鏈的資訊，及/或將資訊輸送至該掃描鏈。 此外，本發明的另一項目的係提供一種能夠快速執行非 揮發性記憶體的程式設計而不需使用中央處理器的裝置， 其中該程式設計會使用到來自該掃描鏈的資料。 申請專利範圍第1項中便提及該種根據本發明的裝置，其 可能係一積體電路，或包含數個積體電路的群組。根據本 發明，在當作共同處理器狀態機的裝置内，包含一額外的 狀態機。每當開始運作之後，該共同處理器狀態機便會配 合該測試狀態機，於一連串的步驟中執行作業。當啟動之 後，在該測試狀態機取得一預設的測試狀態之後，該共同

1224196 A7 B7 五、發明説明u ) 處理器狀態機便會開始運作，接著便會循著該測試狀態機 前進’開始運作數個時脈循環，並且當其循著該測試狀態 機前進期間，可利用該掃描鏈進行傳輸，以及經由該測試 狀態機所控制的掃描鏈輸入/輸出。 因此’能夠使用一種非常簡單的共同處理器狀態機，其 僅需要提供預設的信號串。並不需要處理或傳輸該資訊： 僅需要在該測試狀態機控制下，處理完該資訊之後，提供 控制信號即可。並不需要執行迴圈，用以處理連續的資訊 字組，因為其每次都是以該測試狀態機的狀態流的附帶結 果的方式作為開始。利用該測試時脈控制該狀態機，便不 需要複雜的時脈介面從該掃描鏈傳輸資料。 在其中一具體實施例中，該共同處理器狀態機係配置以 每當開始運作時，便將來自該掃描鏈的資訊項目程式設計 至非揮發性記憶體中。利用共同處理器狀態機，便能夠將 預設的程式設計信號從該共同處理器狀態機運用至該非揮 發性記憶體中，因此，該些程式設計信號的一部份，甚至 全部’並不需要透過該掃描鏈傳輸。一般來說，會使用三 個或更多個不同的連續狀態對該記憶體進行程式設計。不 需要CPU的原因是，程式設計後之資訊的供應，以及用以對 不同資訊項目進行程式設計的迴圈，都係利用該測試狀態 機所取得的狀態加以控制。該共同處理器狀態機與該裝置 中是否存在一 CPU及其它功能無關。其亦與程式設計期間的 正常時脈信號（測試時脈信號除外）的可用性無關，或是， 如果該裝置使用一個以上的時脈域的話，其亦與時脈域介 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 oioma 1224196 A7 _______ B7 五、發明説明（5 ) 面無關。因此，針對各種不同的裝置，該共同處理器狀態 機僅需要設計一次。可將其實施於專屬的硬體之中，該硬 體在開始程式設計之前並不需要自行啟動。 較佳的係’該共同處理器狀態機能夠在不同的模式之間 切換，舉例來說，分別用以啟動及關閉程式設計的不同模 式；以及利用不同非揮發性記憶體類型所需要的信號，啟 動程式設計的其它不同的模式。較佳的係，切換至讓些模 式中的其中數個不同的模式，係以經由該掃描鏈遞送的指 令加以控制。 圖式簡單說明 所有的目的及有利的觀點，都將利用下面的圖式作更詳 細的說明： 圖1所示的係一種裝置。 圖2所示的係一種測試介面的狀態圖。 圖3所示的係一種程式設計介面的狀態圖。 圖4所示的係一種進一步的裝置。 發明詳細說明 圖1所示的係一種包含數個積體電路丨丨、12、14的裝置10 。其中第一個積體電路12具有一測試介面，其包括一測試 控制器122、一掃描鏈124、及一輸出選擇器126。掃描鏈124 具有一串列輸入、一串列輸出、及數個並列輸入/輸出。其 它的積體電路11、14會透過掃描鏈124的並列輸入及輸出， 輕合至該第一個積體電路12。其它的積體電路中的其中一 個14則係快閃記憶體。 001540 _ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)--

掃描鏈124係慣用的邊界掃描鏈。其 。其包含一移位暫存器

體電路12的内部電路與外部腳針之間遞送資料。 該具有測試介面的積體電路丨2包含一功能電路丨2 8，其係 耦合至掃描鏈124的並列輸入及輸出；一多工處理器17; 一 程式設計控制暫存器18;及一快閃控制器16。掃描鏈124 的並列輸出及快閃控制器1 6，會透過多工處理器丨7耦合至 快閃s己憶體14。快閃控制器16的控制輸出會輕合至多工處 理器17及快閃記憶體14的控制輸入。該掃描鏈的串列輸入 會耗合至該測試介面的測試資料輸入（TD丨），串列輸出會麵 合至該測試介面的測試資料輸出（TD〇)，後者係透過輸出選 擇器126進行。該輸出選擇器126的輸入會進一步耦合至該 快閃控制器16的輸出，及該掃描鏈124的中間輸出。該測試 控制器122的控制輸入TCK、TMS、及TRST會耦合至該測試介 面’而其輸出則會耦合至掃描鏈124、輸出選擇器126、程 式設計控制暫存器18、及快閃控制器16。該程式設計控制 暫存器18則會耦合至快閃控制器16的控制輸入。 在作業時，能夠在正常模式及測試模式中使用該裝置1〇 。在正常模式中，該掃描鏈124係透通的，因此，功能電路 128、快閃記憶體14、及積體電路11能夠直接相互進行通訊 &適用中國國家標準(CNS) A4規格(210 X 297公釐) 1224196 A7 B7 五、發明説明（ 。在測試模式中，該掃描鏈並不透通的，因此必須經由該 掃描鏈124將資料提供給該些電路128、11、14，並且經由 該掃描鏈124從該些電路接收資料。舉例來說，該裝置可根 據本發明據JTAG測試標準（IEEE標準1149 )進行一般的測試 作業。 圖2所示的係用以描述，該測試控制器122在標準測試作 業中的測試作業狀態圖。該狀態圖中顯示出數個該測試控 制器能夠取得的狀態。該些狀態係以箭頭連接。每個箭頭 都以該測試介面之信號TMS的0或1值作標示。當該測試控制 器122處於明確的狀態，而且測試時脈信號TCK處於上升緣 時，該測試控制器122便會依照該TMS信號的數值轉移至下 個狀態中，如圖2所示。因此，該測試控制器會前進通過一 連串可選擇的狀態。 該狀態機可能係利用，舉例來說，狀態暫存器（未顯示） 及記憶體（未顯示）來實施，該記憶體中的位置對應個別的 狀態。不過，本發明並不限於此種實施方式。亦可使用其 它的實施方式，如能夠取得不同狀態的專屬硬體電路。一 般來說，只要能夠連續取得不同狀態的任何電路都係狀態 機，其中該電路所定義的狀態中，至少一部份會相互遵循。

在具有狀態暫存器及記憶體的實施方式中，該狀態暫存 器會儲存對應目前狀態的位置之位址。在每個位置中，當 該狀態機處於對應的狀態中時，會儲存即將運用於各種電 路中之信號值的信號值。該位置亦含有資訊，其可表示出 對應到能夠從目前狀態到達的狀態的位置之位址。在TMS

(mMZ -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1224196 A7 B7 五、發明説明（8 信號的控制下，會選擇該些位址中的其中一個，並且在該 TCK信號上升緣中，載入至該狀態暫存器。 在圖2中，第一攔狀態20包含的係讀取及寫入資料的狀態 。第二攔狀態21包含的係讀取指令的狀態。舉例來說，為 讀取或寫入資料，會先將信號值0運用至該TMS輸入中，以 便讓該測試控制器從“測試-邏輯-重置（Test-Logic-Reset)”狀態轉移至“運轉-測試-閒置（Run-Test-Idle)” 狀態。接著，會將邏輯值1運用至該TMS，以便抵達“選擇 - DR-掃描（Select-DR-Scan)”狀態，接著會運用邏輯值0 ，以便抵達“捕捉-DR(Capture-DR)”狀態。在此狀態中， 該測試控制器會將控制信號運用在該掃描鏈124，使其從其 並列輸入中捕捉資料，送入該掃描鏈的移位暫存器中。從 此狀態中，該測試控制器122可依照TMS的數值，轉移至 “移位-DR(shift-DR)” 狀態或“離開 l_DR(Exit卜DR)，， 狀態。在移位-DR狀態中，該測試控制器122會提供信號給 該掃描鏈124，以便經由該移位暫存器將資料移位。只要該 測試控制器122保留在該移位-DR狀態中，其便會在TCK中的 每個時脈循環時重複此動作。在TMS的控制下，該測試控制 器122會離開該移位-DR狀態，進入離開卜DR狀態。從此處 ，其可依照TMS的數值，轉移至暫停-DR(Pause-DR)狀態， 或更新-DR(Update-DR)狀態。 在更新-DR狀態中，該測試控制器122會讓掃描鏈124來自 該移位暫存器的資料傳輸至該更新暫存器中，用以輸出至 該積體電路12的腳針。從該更新-DR狀態，該測試控制器122 Ο 1543 12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1224196 A7 B7 五、發明説明（9 ) 可轉移回到運轉-測試-閒置狀態，或選擇—DR-掃描狀態。 該測試控制器能夠在暫停-训狀態中停留數個循環，或轉移 至離開2-DR(exi t2-DR)狀態。從此處，其可轉移至更新一 dr 狀態，或回到移位-Dr狀態。 因此，藉由將特定的TMS信號值序列運用至該測試介面的 TMS輸入中，便能夠利用測試控制器122讓掃描鏈124進行下 面的作業·將資料載入該移位暫存器，或從該移位暫存器 輸出資料；在數個循環期間，經由該移位暫存器移動資料 ;暫停；及將資料輸出至串列輸出等^同樣地，能夠利用 測試控制器122讓掃描鏈124進行下面的作業：運用能夠讓 測試控制器122到達圖2狀態圖中的右邊攔22的TMS數值，經 由該移位暫存器傳輸及運用指令。此類指令包括，舉例來 說’將來自該掃描鏈的資料，從輸出選擇器126的輸入轉送 至TDO輸出的指令，使得能夠經由整個掃描鏈，將來自TDI 輸入的資料轉送至TDO輸出。其它的範例則有，繞過該掃描 鏈’將來自TDI輸入的資料轉送至TDO輸出的指令；選擇在 該掃描鏈124及該積體電路12的内部功能電路16或外部腳 針之間，是否要交換測試信號的指令。 在本發明的一具體實施例中，亦可使用該狀態機的狀態 流程式設計非揮發性記憶體14。舉例來說，程式設計快閃 記憶體便涉及在測試控制器122之狀態機的控制下，所執行 的一連串步驟。 圖3所示的係一種程式設計非揮發性記憶體所需之狀態 的狀態圖範例。該狀態圖係作一般性顯示，可供數種不同 13- 001544 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1224196 A7 ___ _B7 五、發明説明（1〇 ) 類型的非揮發性記憶體使用。首先，將針對其中一種非揮 發性記憶體討論該狀態圖。虛線表示的係此種非揮發性記 憶體不會使用到，但是其它類型的非揮發性記憶體則會使 用到的數種狀態轉移。“ 則係表示在此例中用以取代的 狀態轉移。 該狀態圖包含一開始狀態3 0。從此開始狀態3 〇可轉移至 第一主命令狀態31a。在該第一主命令狀態31a中，快閃控 制器會透過掃描鏈124輸出第一命令至快閃記憶體14。第一 命令包括，舉例來說，配合預設位址及快閃控制器16所產 生的資料的寫入啟動信號（在其中一範例中，資料及位址的 邏輯係互相倒置）。在此例中，快閃控制器16會控制多工處 理器17，輸出此來自快閃控制器16的位址及資料。從該第 一主命令狀態31a可轉移至第一次命令狀態32a，從此處則 可轉移至第二主命令狀態31b。在第二主命令狀態31b中， 快閃控制器會透過掃描鏈124輸出第二命令至快閃記憶體 14。第二命令包括，舉例來說，配合預設位址及快閃控制 器16所產生的資料的寫入啟動信號（對典型的快閃記憶體 來說’第二命令中的位址與資料，分別是第一命令中的位 址及資料的倒置）。第一次命令狀態32a係用以將第一及第 二命令送往快閃記憶體14的輸出分離。從該第二主命令狀 態31b可轉移至第二次命令狀態32b，從此處則可轉移至第 二主命令狀態31c，從此處又可轉移至第三次命令狀態32c 。從第三次命令狀態32c則可轉移至主程式設計狀態33。主 命令狀態31a-c具有相同的功能，而次命令狀態32a—c具有 0)1545 _14· 本紙張尺度適用_綠準(CNS) Α4規格(2ι〇 χ 297公爱) ' ' ' Ϊ224196 A7 B7 五、發明説明（11 相同的功能。 在主程式設計狀態中’快閃控制器16能夠將來自掃描鏈 124内移位暫存器的位址及資料位元，運用至快閃記憶體14 。為達此目的，快閃控制器16會控制多工處理器17，遞送 來自該掃描鏈124的位址及資料位元。該資料位元包含欲程 式設計至該快閃記憶體14中的資訊，該位址位元則規定該 資訊欲儲存於該快閃記憶體14中的位址。（在替代的具體實 施例中，該位址位元係由快閃控制器16的計數器（未顯示） 提供，每當運用一個位址之後，該計數器便會遞增。）從該 主程式設計狀態33可轉移至次程式設計狀態34。此狀態係 用以將在該主程式設計狀態中運用到該記憶體的信號，與 後面的信號分離。從該次程式設計狀態34可轉移至主輪詢 狀態35。 在該主輪詢狀態35中，快閃控制器16會從快閃記憶體14 回收資訊，用·以表示在主程式設計狀態33中所接收到的資 訊之程式設計是否已經完成。如果未完成的話，便會繼續 停留在該主輪詢狀態3 5中。如果程式設計已經完成的話， 便會轉移至次輪詢狀態36。從此處則可轉移至主清除狀態 36a，其中快閃控制器16會輸出信號用以清除快閃記憶體14 的狀態。從主清除狀態36a可轉移至次清除狀態36a，從次 處則可轉移至主重置狀態37。在該重置狀態37中，快閃控 制器16會運用一重置信號至快閃記憶體14。從該主重置狀 態37則可轉移至次重置狀態38，再從此處轉移至終止狀態 39。 •15- 用中國國家標準(CNS) A4規格(210 X 297公爱） 裝 訂 線 1224196 A7 B7 五、發明説明（12 現在再次參考圖1，快閃控制器16係配置成用以實施圖3 所示之狀態及轉移的快閃程式設計狀態機。當從掃描鏈1 24 中以慣用的方式接收到指令時，便會從該掃描鏈將代碼載 入該控制暫存器18之中。當該代碼係第一數值時，便會關 閉快閃控制器1 6 ;當該代碼係第二數值時，便會啟動快閃 控制器18。當該測試控制器122的狀態機取得預設的狀態， 而且快閃控制器16被開啟時，該快閃控制器便會取得開始 狀態30，並且開始進行轉移。該快閃控制器狀態機在圖3 狀態圖所進行的轉移會配合測試控制器122在圖2狀態圖中 的轉移。每當TCK處於上升緣時，該快閃控制器便會進行轉 移。因此，即使測試控制器的轉移並未造成狀態改變，不 過，該快閃控制器狀態機仍然可能在不同的狀態之間轉移。 舉例來說，當該測試控制器取得“更新-DR”狀態，而且 指令已經將該快閃程式設計狀態機啟動時，便會開始運轉 該快閃程式設計狀態機。此時，會將用以寫入該快閃記憶 體的資料及位址（視情況而定）載入該掃描鏈124的更新暫 存器中。經過狀態31a-c、32a-c之間的數個轉移之後，在 此期間其會將預設的命令資料運用至該快閃記憶體14，隨 即該快閃控制器16便會抵達主程式設計狀態33，在此處其 可讓資料及位址運用至該快閃記憶體14。此時，該測試控 制器之狀態機所取得的狀態會與運用至該測試介面的TMS 值有關。一般來說，在此時間之前，測試控制器122會處於 “移位-DR”狀態。 在此期間’該快閃控制器1 6會在數個循環中都取得主輪 16- 001547 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1224196 A7 ——___B7 五、發明説明（13 ) 詢狀態35。最後，當該快閃控制器16抵達終止狀態39之後 ，測試控制器122將會處於下個“更新-DR，，狀態之前的資 料分流20的某個狀態中。每當測試控制器1 22抵達“更新 -DR”狀態時，該快問控制器便會重新開始運轉。 圖3顯示出一個從次輪詢狀態36轉移至終止狀態39的“錯 誤轉移。當該輪詢狀態“逾時”時（假設超過特定的數個 連續時脈擔環’例如，至少3個時脈循環），快閃控制器1 6 便會產生此項轉移。在此例中，便假設在快閃記憶體丨4中 有錯誤產生。因此’這可確保快閃控制器丨6不會無限期地 “當機”，而是會進入終止狀態，因此，當測試控制器i 22 再次抵達“更新-DR”狀態時，便可完整地開始進行程式設 計。 當然，圖2狀態圖中的任何其它狀態都可能用以作為開始 狀態30。不過，使用“更新-DR”狀態的優點是，可非常嚴 謹地同步於新的資料及位址資訊輸出。這使得快閃控制器 16的設計變得較簡單。 圖4所示的係該裝置的一種具體實施例，其中該快閃記憶 體14的輸出係耦合至掃描鏈124。在此具體實施例中，快閃 控制器16的一個或多個狀態都可產生信號，將衍生自該快 閃記憶體14的狀態資訊運用至掃描鏈。在測試控制器12 2 的狀態的控制下，此資訊會載入該掃描鏈的移位暫存器， 並且移位輸出。在另一具體實施例中，快閃控制器16的一 個或多個狀態則可將已經寫入至該快閃記憶體14中的資料 讀回，將該讀回的資料與已經寫入的資料作比較，並且將 ψ〇1548 -17· 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1224196 A7 _B7 五、發明説明（14 ) 比較結果運用至該掃描鏈124。因此，可利用該掃描鏈的輸 出TDO確認該快閃記憶體14的程式設計作業成功。或者，該 電路在該記憶體14與該掃描鏈124之間所包括硬體，舉例來 說，線性回授移位暫存器（未顯示），可從由記憶體讀回 的資料中計算錯誤檢查資訊。在送出讀回資料的控制信號 之狀態之後，快閃控制器便會送出控制信號給此硬體，以 便更新錯誤檢查暫存器中的錯誤檢查資訊（其可能係綜合 症狀、CRC等）。使用慣用的邊界掃描技術，便可將該錯誤 檢查暫存器載入該掃描鏈，使得其能夠從該積體電路讀出。 圖3所示的係用以程式設計一種特定類型的非揮發性記 憶體的轉移情形。同時亦顯示出用以程式設計其它類型的 非揮發性記憶體的轉移情形。當然，亦可能會有進一步的 轉移情形，以及圖中所示以外的其它狀態。在其中一具體 實^例中’該控制暫存器能夠含有不同的代碼，用以選擇 應該進行哪種轉移。該控制暫存器可能係由掃描鏈124以慣 用的方式加以設定。因此，快閃控制器1 6的狀態順序經過 調整之後，可適用於連接至該裝置10内積體電路12的特定 類型的快閃記憶體14。 如圖所示，測試控制器122及快閃控制器16中的狀態機可 獨立地選擇轉移，其意謂著即使其中一個轉移之後，並未 改變狀態’另一個仍然能夠在不同的狀態之間轉移位，反 之亦然。或者，該兩個狀態機可完全同步地作業，即僅有 當其中一個進行轉移位時，另外一個才能轉移。在此例中 ’必須修改狀態圖，舉例來說，圖2的狀態圖必須具有會同 ， -18 - 001 t a a ^ii(CNS) Α4Λ^(21〇χ 297^¾) -------

裝 訂

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-19- 時影響該掃描鏈及快閃程式設計的狀態。為能夠同時控制 該掃描鏈及快閃程式設計期間可能發生的延遲，與該狀離 圖比較起來，其需要額外的狀態。舉例來說，可能要納入 連續的“運轉-測試-閒置，，狀態，其對於測試具有相同的 效果，但是對於快閃程式設計則會有不同的效果。該些狀 態僅有當積體電路12被啟動對該記憶體進行程式設計時方 能取得。如果該積體電路12必須符合測試標準的標準狀態 圖的話，吾人便不希望有此額外的狀態，因為其可能無法 與標準相容。 至此’吾人可發現到，快閃控制單元1 6就如同測試控制 器12 2的共同處理器，其會經歷一連串相當於該測試控制器 12 2的狀態轉移的狀態。藉由經歷該些狀態，快閃控制器工6 便可執行標準的測試控制器122無法執行的共同處理作業 ，明確地說，就是將資訊程式設計至該快閃記憶體14。當 測試控制器122取得一特定狀態時，便會開始運轉該快閃^ 制單元16，因此快閃控制單元16的作業係同步於該測試控 制器122，因此，其便可使用在該測試控制器的控制下，由 掃描鏈124所提供的資料。依照此方式，該快閃控制器並不 需要擁有自己的資料載入指令。 應該瞭解的係，除了程式設計非揮發性記憶體丨4之外， 當必須執行數個連續步驟，用以執行某些會使用到來自該 掃描鏈124之資料的作業，或是產生由該掃描鏈ι24傳輸的 結果時，本原理亦能夠適用於更一般性的其它作業中。 將額外的狀態機併入測試狀態機中，便可實現共同處理 001550 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 1224196 A7 B7 五、發明説明（16 器狀態機的功能。該測試狀態機及此共同處理器狀態機的 作業步驟如下··在相同的測試時脈信號控制下，進行狀態 轉移。每當開始運轉之後，該共同處理器狀態機16便可連 續取得一系列的狀態。當該測試狀態機取得預設的狀態， 而且該共同處理器狀態機已經啟動，舉例來說，被來自該 掃描鏈的指令啟動，該共同處理器狀態機便會從該系列的 開始狀態30中開始。 在該系列的連續共同處理器狀態中，該共同處理器狀態 機會連續輸出信號，用以控制會使用到來自該掃描鏈輸出 之資訊的作業，及/或產生讀入該掃描鏈之結果的作業。此 資訊之輸出及/或該結果之讀取，以及該資訊及/或結果之 傳輸，都在連續測試狀態中該測試狀態機的輸出信號的控 制下。該測試狀態機取得該些測試狀態的TCK時脈循環，會 配合該共同處理器狀態機取得該些用以使用或產生該資訊 或結果的共同處理狀態的時脈循環，因為當該測試狀態機 取得該預設狀態時，該共同處理器狀態機便會開始運轉。 -20- 0D1551 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

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第091120280號專利申請案 中又申請專^本⑼年4月） 六、申請專利範圍 1 · 一種測試裝置，其包括： 邊界掃描單兀，其包括：一用以接收時脈信號的時 脈輸入一移位暫存器、及一能夠在連續時脈信號循環 ^連α取得個別測試狀態的測試狀態機，該測試狀態 機的輪出能夠依照其所取得的測試狀態，控制經由該移 位暫存杰的資料傳輸，以及介於該移位暫存器與測試中 的電路之間的資料像輸；及 备系| 、:同處理器狀態機，其能夠在連續時脈信號循環中 ’連續w取得個別共同處理器狀態，當啟動之後，該共同 處理杰狀恶機係配置成用以響應該測試狀態機所取得 的其中一個預設測試狀態，從開始狀態開始進行轉移， 在。亥開始狀態之後，由該共同處理器狀態機所取得的丘 =處理器狀態，控制著該預設狀態之後一項作業之連續 /驟It項作業會在該測試狀態機控制下，使用由該掃 f鏈輸出的資料，及/或在該測試狀態機控制下，產生 項入該掃描鏈的結果。 2.=:利範圍第1項之裝置，其包括-可從該掃描鏈 2的共同處理器控制暫存器，該控制暫存合至 二同處理器狀態機，用以在啟動及關閉該共同處理器 狀悲機之間作選擇，以便開始轉移。 ° 3· 利乾㈣1項之裝置，其包括—非揮發性記憶 同處理器狀態機係配置成用以提供連續的控制 “唬’以便在該共同處理器狀態機開始運轉後，連 得的共同處理器狀態中的其中數個個對: 本紙張尺度適财襲家料(CNS) Α4規格(210><297公着） 1224196 cs nff>J'nq:^l'rvl 年. 3所提之 、申請專利範圍 揮發性記憶體進行 ^ 運用至該非揮發性記憶；:以：：：：鏈讀出的資料會 下，將該資料程式設計 控制信號的控制 4 ·如申請專利，R — 揮务性冗憶體中。 Τ明專利乾圍第丨項之裝置，i 寫入的共同處理器控制暫存器，該該掃描鏈 該共同處理器狀能據 丨暫存态係耦合至 以分辨需要°不同:式設Y控制^存器能夠儲存代碼，用 揮發性記憶體，該控制暫存；：選:::的不同類型非 理器狀態機所遵循的° 、擇二也:動該共同處 順序中的其中—種，以便二的了 -共同處理器狀態 .記憶體進㈣式設計。確地料同類型㈣揮發性 5·=:專利範圍第3項之袭置，該共同處理器狀態包括 口貝口狀怨’用以在將眘粗 非揮發性記憶體+、：4 ，提供信號從該 生的結果供= 並且將從該讀回作業所衍 末伢ι、σ該移位暫存器，用以讀入該掃描鏈。 6.=請專利範圍^項之裝置，該裝置包括—種用以計 异錯决檢查值的電路，該共同處理器狀態包括-種用以 讓4包路计异該錯誤檢查值的狀態，以便利用從該非揮 毛f生忑f思肢靖回的貧訊，更新該錯誤檢查值，用以計算 呑亥錯决檢杳值的雷政> A 一扪冤路係耦合至該掃描鏈，以便將該錯誤 檢查值讀入該掃描鏈。 7·如申請f利範圍第3項之裝置，該共同處理器狀態包括 輪詢狀怨，該共同處理器狀態機係配置成用以偵測該非 揮發性€憶體何時，f完成一項資料的程式設計，並且 2- 1224196

六、申請專利範圍 在》亥輪為狀恶不斷地迴圈循環，而不理會該測試狀態機 的狀恶轉移情況為何，直到該共同處理器狀態機偵測到 程式設計已經完成為止，當程式設計完成之後，該共同 處理器狀態機便會從該輪詢狀態中取得進一步的狀態。 8·如申請專利範圍第7項之裝置，當該共同處理器狀態機 偵、測到其在該輪詢狀態中的迴圈循環已經超過預設的 次數時，該共同處理器狀態機便會離開該輪詢狀態，並 且進入終止狀態。 9· 一種積體電路，其包括： 邊界掃描單元，其包括：一用以接收時脈信號的時 脈輸入、一移位暫存器 '及一能夠在連續時脈信號循環 中’連續取得個別測試狀態的測試狀態機，該測試狀態 機的輸出能夠依照其所取得的測試狀態，控制經由該移 位暫存器的資料傳輸，以及介於該移位暫存器與測試中 的電路之間的資料傳輸； -適合連接非揮發性記憶體的連接腳針；及 - 一共同處理器狀態機，其能夠取得個別共同處理器狀 態，當啟動之後，該共同處理器狀態機係配置成用以響 應該測試狀態機所取得的其中一個預設測試狀態，從& 始狀態開始進行轉移，在該開始狀態之後由該共同處理 器狀態機所取得的共同處理器狀態，可在該預設狀離之 後的連續時脈信號循環中，供應連續的控制信號，:以 在該測試狀態機控制下，將由該掃描鏈傳輸的資料程式 設計至該連接腳針，以便對該非揮發性記憶體進行程式 -3- 攻計。 _一種ί式設計該非揮發性記憶體的方法，該方法包括： 將奴程式設計至該非揮發性記憶體中的資訊項目 入邊界掃描鏈中； ⑴ 4使用標準的測試狀態機控制該資訊項目經由該邊界 知祸鏈的傳輸，以及從該邊界掃描鏈之並列輸出的該資 Λ項目之輸出，該資訊項目都係在該測試狀態機個別取 得相同的預設狀態之後，連續地輸出；及 日所提之 使用共同處理器狀態機控制該資訊的程式設計，該共 同處理器狀態機會反覆地從開始狀態開始運轉，每次都 係由該測試狀態機透過預設的狀態作導引，從該預設狀 悲、以後’該共同處理器狀態機便會配合該測試狀態機進 行運轉，在該開始狀態之後的狀態，都係配置成用以讓 该非揮發性記憶體於該預設步驟之後，程式設計從該邊 界掃描鏈輸出的資訊項目。