1223329 九、發明說明: 發明所屬之技術領城 本發明是有關於一種製造半導體元件的方法,且較特 別的是,有關與一種在半導體元件中形成一高介電層的方 法。 先前技術 一般而言,當半導體元件具有高密度集成以及其容量 增加時,閘隔絕層(gate insuiating iayer)的厚度會變小。因 其具有高熱穩定度、高可靠度、以及容易生產的優點,所 以一般以二氧化矽層(silicon oxide, Si02)層當成閘隔絕層 使用。然而,二氧化矽層的介電常數(dielectricc〇nstant)大 約為3.9,因為當二氧化矽層厚度減少時,漏電電流會大量 增加’所以使二氧化矽層具有縮放比例(scaling)的限制。 對於使用一種高介電層,以取代二氧化矽層當成閘隔 絕層的研究,目前已經獲得相當進展。如果高介電層被用 來當成閘隔絕層,則藉由在保持相同電容值的條件之下, 將高介電層製造成較二氧化矽層厚度為薄,即可降低其漏 電流。其中,(Bax,Sri_x)Ti〇3(BST)、Ti02、Ta205、Al2〇3、
Zr〇2、Zr石夕酸鹽(Silicate)、Hf〇2、财石夕酸鹽、以及其他類 似材料,都可當成高介電層使用。 ^ 、 然而’如果將高介電層當成閘隔絕層使用,則上述的 冋w電層會具有下列問題。換言之,如果將一個BST層、 Ti〇2層、或疋一個τ&2〇5層直接沈積(柳㈤㈣)在一石夕基底 (SlllC〇n Substrate)上’則其與矽基底的界面特性(mterfacml 12209pifl.doc/008 6 1223329 characteristics)會變得薄弱,因此會使漏電流增加。此外, 界面陷阱電荷密度(interface trap charge density)也會增 加’而且遷移率(mobility)會大量降低。 雖然氧化铭(aluminum oxide,Al2〇3)層具有高熱穩定 性的優點。然而,其介電常數相當低,大約只有11左右, 而且很難控制其臨界電壓(threshold voltage)Vth。 氧化鍅(zirconium oxide,Zr02)層、錯石夕酸鹽層 Zr-Si-Ο、氧化铪(hafnium oxide, Hf〇2)層、以及給酸鹽層 Hf-Si-Ο ’都具有適當的熱穩定性,以及一般水平的介電常 數,大約為12-25左右,可建議用來當成閘隔絕層使用。然 而’因為氧化錯層會與多晶石夕(p〇lySiliC〇n)相互作用,所以 不適&將氧化錯層早獨用來當成閘隔絕層使用。當氧化給 層變厚時’會變得容易結晶(crystallized),因此經由晶粒邊 界(grain boundary)的漏電流就會增加。此外,氧化錯層與 氧化給層的Bs界電壓都很難控制,使其達到一臨界電壓 值。 發明内容 有鑑於此,本發明提供一種在半導體元件中成形一高 介電層的方法,該方法可補償使用氧化鋁層與氧化铪層(或 氧化锆層)當成高介電層使用的每一層的弱點,並且加強每 一層的優點。 為達成本發明之目的,本發明提供一種在半導體元件 中成形一高介電層的方法,該方法包括下列步驟··在一個 石夕基底上成形高介電層’其巾該高介f層是藉由輪流沈積 12209pifl .doc/008 7 1223329 氧化铪層(或氧化锆層)與一個三群金屬氧化層(3_gr〇up metal oxide layer),所成形的一個奈米薄片(nan〇匕如⑽⑹ 所組成。如必要的話,再成形高介電層之前,可先成形一 個臭氧氧化層(ozone oxide layer)。接下來,在其上成形高 介電層的矽基底上,會執行表面氮化(nitriding)。接下來^ 在其上施力口表面氮化的石夕基底上,會執行如退火(麵純叩) 或氧化(oxidizing)的後處理(p〇st treating)。 三群金屬層是-個氧化铭層或—個氧化紀層(卿ium oxide iayer)。奈米薄片是藉由在石夕基底上,更加沈積給石夕 酸鹽、鍅矽酸鹽、以及鋁矽酸鹽的其中之一所成彤。 表面氮化是使用-個氮氣電聚處理(nitr〇gen灿_ treatment)、在氮氣環境中的熱處理、或是在高介電層上 形I層之後的熱處理所執行。退火是在—個惰性氣 gas)、高氫、氫、氮與氫的混合氣體、或是真空的環境中 退火較偏好是在攝氏950-1100度的高溫之下執行 化是藉由將其上成形高介電層的矽基底溼年 cozing)或乾氧化(dry oxldlzmg)所執行。氧化是藉由 臭氧、radical oxygen、以及oxygenpla_的其中之—片 化其上成形高介電層的矽基底所執行。 氧 根據本發明另-方面’本發明提供—制 件中成形-高介電層的方法,該方法包括下財驟^ 個石夕基底上絲高介·,其㈣高介電層是藉由輪^ 積氧化給層(或氧傾層)與—個三群金屬氧化層 = 12209pifl.doc/008 8 薄:所組?:如必要的話,再成形高介電層之 月J 0 、形-個臭氧氧化層 , 電層的石夕基底上,會執行表面“ 、上成“介 表鼠化。接下來,在其上施加 、1、,’土&上’會執行如退火與氧化的後處理。 介9枯/Α屬層7^個氧化紹層或—個氧化紀層。表面氮 曰;使^個氮氣電漿處理、在氮氣環境中的熱處理、或 疋在“電層上成形氮層之後的熱處理所執行。 ^^藉由將其1成形高Μ層的絲底渔氧化或 乾乳化所執行。氧化是藉由使用臭氧、mdieal Gxygen、以 ^零恤㈣的其中之一,氧化其上成形高介電層的石夕 基底所執行。 L火疋在個N性氣體、鬲氫、氫、氮與氫的混合氣 體、或是真空的環境中所執行。氧化較偏好是在攝氏 700-900度的低溫之下執行,而退火則較偏好是在攝氏 950-1100度的南溫之下執行。 如上所述’根據本發明在半導體元件中成形一高介電 層的方法’可獲得一個具有極佳遷移率與界面特性的高介 電層。此外’藉由在成形高介電層之前,先成形一個臭氧 界面氧化層’可不用增加等效氧化層,即可降低漏電流負 偏皿度不%、t|^(negative bias temperature instability,以 下簡稱NBTI)。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特以較佳實施例,並配合所附圖式,作詳細 說明如下: 12209pifl.doc/008 1223329 : 以下將參考所附繪圖,詳細說明本發明的較佳實施 例。雖然本發明在此以較佳實施例說明,但本發明亦可以 其他多種不同形式實現,並不受限於在此所說明的實施 例。因此,在此所說明的實施例之目的為使熟知相關技藝 者,充分明瞭本發明之要旨。 = 首先將分析高介電層間的氧化鋁層與氧化铪厣 氣與物理特性。 曰 相較於在氧化矽層(silicon似此layer)中,在氧化紹声 中的平帶電壓(flatband voltage)較偏向電容_電壓圖的右^ 移動,這個事實指出在氧化紹層中,有一 :平::較於在氧化樹,在氧化給層(或氧化錯層ί 勺,_則較偏向電容·電_的左邊 ) 出在氧化铪層中,有一個正+ 、似争只知 介雷展ιΓ 固疋电何存在。相較於其他高 二=’减㉟層具有最健敎性,然而,其介電 方面^僅i目較於其他高介電層’其介電常數較低。另— 氧化給層(或氧蝴12_25,而且具有 在多曰二3層)極佳熱穩定性。但是,氧化錯層會 晶粒邊界的漏‘=_層則容易結晶’因此經由 具有正固定電荷盘極佳敎穩裡猎由輪冰沈積—種 有負固定<”、、釔疋性的氧化鋁層,以及一種具 ^了^介電常數的氧化給層(或氧傾層W斤 12209pifl .doc/008 1223329 成形的奈米薄片,當成半導體元件的高介電層使用。 外’本發明作者使用奈米薄片當成半導體元件的高介電$ 使用’其中奈米薄片是藉由輪流沈積氧化铪層(或氧化結曰 與如氧化釔層的三群金屬氧化層,取代氧化鋁層所成形曰) 本發明作者使用輪流沈積氧化鋁層(或氧化釔層)與氧化銓 層(或氧化錯層)所成形的奈米薄片,並且根據原子= (atomic layer)沈積的發展結果,調整其厚度與成分。 曰 再者,本發明作者注意到如铪矽酸鹽、鍅矽酸鹽、戍 紹矽酸鹽的矽酸鹽材料的介電常數為1〇_12,而且:石夕^ 底中相當穩定,因此在矽基底上可更加成形矽酸鹽材料, 以成形高介電層。且較特別的是,如铪矽酸鹽(或锆矽酸鹽) 的矽酸鹽材料,在攝氏900度的熱度下會保持非晶形 (amorphous),因此如果將其當成閘絕緣層,會具有極$的 界面特性。 &' 接下來,如果將輪流沈積氧化鋁層(或氧化釔層)與氧 化給層(或氧化錯層),所成形的奈米薄片,當成半導體元 件的高介電層使用,則會發生例如像是硼(b〇b〇n)穿透矽基 底、矽基底與高介電層之間的界面特性惡化、nM〇s(n通 道金屬氧化半導體)中的雜質遷移率退化的各種問題。為解 決這些問題,本發明作者提出一種做為半導體元件的高介 電層的後熱處理之方法。 第一實施例 第1圖係顯示一個用來說明根據本發明一第一實施 例,在半導體元件中成形一高介電層的方法的示意圖。 12209pifl.doc/008 較明確地說,給石夕 三群金屬層會輪㈣積,氧化紹層的 個石夕基底1G上,藉由該 口^切片,並且在- 給石夕酸鹽(或錯石夕’成形一個南介電層12。 積,成形奈米薄片。;層’會使用原子層沈 數以及負固定電荷。二(或夕酸鹽)具有高介電常 正固定雷#饱 田成二群金屬層的氧化鋁層,則具有 穩定性。此外,因為如給魏鹽、錄 而t々1呂石夕酸鹽的石夕酸鹽材料的介電常數為1〇·12, 土底上相當穩定,所以可在矽基底上更加成形— 固石夕酸鹽材料,以成形高介電層。 一 接下來會使用士口下列實施例中所描述的各種方法的 '一任牙重方法,對其上成形高介電層12的石夕基底1〇, 執行後:處理。一個多晶石夕層(polysihc⑽layer)M會成形 f回;丨包層12上。並且將砷(Arsenic,As)注入其上成形多 曰曰夕層14的石夕基底上的nM〇;§,以及將石朋(b〇r〇n,b)注入 其上成形多晶矽層14的矽基底上的pMOS(p通道金屬氧化 半導體)。接下來,會對矽基底10執行退火,使矽基底10 、艾成一低電極(l〇wer electr〇(je),而多晶石夕層變成一高電 極(upper electrode)。 像這樣的半導體元件,被用來根據下列的熱處理方 法’評估高介電層12的特性。此外,在本實施例中的高 介電層12,亦可被評估當成閘隔絕層使用。然而,亦可將 該高介電層12應用於半導體元件的一電容器隔絕層,或 疋一非揮發性(non-volatile)元件的浮動閘(floating gate)與 12209pifl .doc/〇〇8 12 1223329 控制閘(control gate)之間的一隔絕層。 第2圖係顯示-個流程圖,用來說明根據本發 :體凡件中成形—高介電層的方法的—個後熱處理的範 較明確地說,在步驟100 +,會對石夕基底1〇執行氮 化處理,而且藉由輪流沈積氧化給層(或氧化懿層)與如& 化铭f的三群金屬氧化層,而成形的—奈米薄片所成形二 一個向介電層12,是成形在矽基底1〇上。 執行氮化處理的目的是避免包含在多晶矽高電極中 的硼,因為而介電層容易結晶的關係,經由晶粒邊界,渗 透入鬲介電層12。如果因為氮化處理,使得在矽基底1〇 與鬲介電層12的介面存在氮,則硼的遷移率就會退化。 因此,必須在存在可觀氮量的高介電層上側,也就是多晶 石夕的尚電極,以及存在少量氮的矽基底中,成形一個氮輪 廓(nitrogen profile),藉以避免硼滲透入高介電層12,其詳 障如弟1圖的參考號碼16所示。因為在保持相同電容值 的條件之下,高介電層12可比習知的氧化矽層還厚,所 以可輕易地調整氮輪廓。 表面氮化是使用一個氮氣電漿處理、在氮氣環境中的 熱處理、或是在高介電層12上成形氮層之後的熱處理所執 行。氮氣電漿處理是使用decoupled plasma、remote plasma、或氨(ammonia)plasma戶斤執行。熱處理是在氨(NH3) 或氧化氮(N 2 0或N 0)環境中所執行的一種氮環境的熱處 理〇 12209pifl.d〇c/008 13 1223329 基底10,執行—^德0令,會對其上施加氮化處理的石夕 細p sites)增加的原^二氮化處理之後的_點 執行後處理。後處理3 了"b $以成漏電流增加,所以需要 細上,執行^火^^在其上成形高介電層_石夕基 的高介電層12^;理::^ 的優點。 、有一貝、強界面特性、以及高遷移率 第3圖係顯示一個流程圖, 導體元件中成形—高介^根據本务明在半 範例。 …,電層的方法的另-個後熱處理的 較明確地說,在步驟1〇〇中,合 化處理,而且藉由輪流沈積氧化“ =10執行氮 化鋁声的二君琴全厪气π昆、、'σ曰(或虱化釔層)與如氧 化銘層的一群金屬乳化層,而成 -個高介電層12,是成形在矽基底lG 成形的 法與效果,與第2圖中所描述的相同。减處理的方 接下來,在步驟220中,备太甘u # 氮與氮的混合氣體、或是真空的環境中所執行 攝氏哪謂度的高溫之下執行。在高溫之下 = 可加強增濃(densification)效果,祐 的k火 層。退火可修復沈積至少兩個金屬氧 陷。根據本發明的高介電層12,星右古口所此以成的缺 以及高遷移率的H π σ冑強界面特性、 第4圖係顯示一個流程圖,用來說明根據本發明在半 12209pifl.doc/008 導體元件中成形一高介電声 的範例。 〃Μ的方法的再另—個後熱處理 較明雜說,在步制时,輕㈣伽 而且錯由輪流沈積氧化給層(或氧 : 個高介電層12奈成形的- 效果,與細中所描述的f上,處理的方法與 接下來,在步驟320中,合 基底10上執行氧化處理。氧化;化處理的石夕 移除像S在高介電層12巾=.、可1^縣,例如 陕點,同時亦可读? 工/ ( ygen vacancy)的陷 (Stoidii〇metfy)。卜至萄虱化層的化學計量法 氧化處理可藉由座氧 12的矽基底1〇執行。座氧 ^化,、上成幵/…電層 汽(In-sltu steam 使肋2〇、鹏(原地產生蒸 vapor generation)),^^(water 石夕基底,是在-個氧化奇乾乳化中,具有高介電層的 化處理也可以藉由環境中被氧化。此外’氧 plasma,氧化具有sH、㈣似1攸啊、或oxygen 本發明的高介電/,呈^層的石夕基底執行。像這樣的根據 移率的優點。' ^質、強界面特性、以及高遷 第5圖係顯示一個,、 導體元件中成形—,來說明根據本發明在半 的範例。 回’1電層的方法的再另一個後熱處理 12209pifl.doc/008 15 1223329 較明確地說,在步侧时,會財基底⑺執 處而且藉由輪流沈積氧化給層(或氧化錯 ⑸ 鋁層的三群金屬氧化層,而成形的—夺 ^虱化 =介電和,是成形切基細上。氮域理的 效果,與第2圖中所描述的相同。 一 =下來,在步驟32〇中,會在其上施加氣化處理的石夕 2 〇上執㈣化處理。氧化處理的方法與效果,與 圖中所描述_同。氧化處理是在攝氏·__度的低严 :執仃。接下來,會對其上施加氮化處理與氧化處理的石夕 基底,執行退火。退火的方法與效果,與第3圖中所 的相同。退火是在攝氏95G-11GG度的高溫之下執行。 樣的根據本發明的高介電層,具有高品質、強界面特性二 以及向遷移率的優點。 、 針對後熱處理方法,下文將說明一個半導體元件的電 氣特性。其中,以輪流沈積氧化铪層(或氧化鍅層)與氧化 鋁層(或氧化釔層)成形的奈米薄片所成形的高介電層,會 成形在半導體元件上。 θ 曰 在製造RTA的範例中,首先會使用原子層沈積,在矽 基底10上成形一厚度為50埃(人)的高介電層12,並且接下 來在氮氣的環境,以攝氏950度的溫度,對高介電層12, 執行30秒的快速熱退火處理。在製造rTN〇a的範例中,首 先會在矽基底10上成形一厚度為50埃(人)的奈米薄片所成 形的南介電層12 ’並且接下來在氨氣的環境,以攝氏750 度的溫度,對高介電層12,執行60秒的氮化處理。接下來, 12209pifl.doc/008 16 1223329 在氧氣的環境,以攝氏850度的溫度,對高介電層12,執 行30秒的氧化處理,並且在氮氣的環境,以攝氏95〇度的 溫度’對高介電層12,執行3〇秒的退火處理,藉以完成整 個後熱處理。接下來,多晶矽層14會沈積在RTA與RTNOA 範例的高介電層12上。此外,在沈積多晶矽層14之後,會 將石申(As)注入anM〇S,硼(B)注入到pMOS,並且以攝氏 1000和1025度的溫度,執行退火處理。 本發明是藉由使用RTNOA範例,評估高介電層的電 氣特性。然而,在執行氮化處理之後,其上可選擇性地執 行退火或氧化處理的高介電層的特性並未具有重大改變。 第6 A圖和第6 B圖係顯示根據本發明的一個rT a範例 的nMOS(n通道金屬氧化半導體(metai oxide semicon(iuctor, 以下簡稱MOS)與pM〇S(p通道金屬氧化半導體)的C-V曲線 圖。 較明確地說,如第6A圖所示,對於兩個啟動溫度 (activation temperatures)而言,在nMOS 中的 C-V 曲線彼此之
間並未具有極大差異。然而,如第6B圖所示,在pMOS中, 以攝氏1000度退火的rTA範例呈現正常的C-ν曲線,而以 攝氏1025度退火的RTA範例則呈現反常的c-v曲線。pMOS 的反常C-V曲線,是由於硼滲透造成界面特性退化的關係 所產生。 第7圖係顯示根據本發明的RTN Ο A範例與RT A範例的 漏電流與專效氧化厚度(equivalent oxide thickness,以下簡 稱EOT)的相互關係圖。其中,軸代表等效氧化厚度 12209pifl.doc/008 1223329 (EOT),而y_軸則代表在15伏特的漏電流。 較明確地說,第7圖係顯示RTN0A與Rta範例在1.5伏 特的nMOS累積區的漏電流與Ε〇τ值之間的相互關係。對 相同漏電流而言,相較於其中以氧化矽層當成閘隔絕層, 而且接下來執行氮化處理,具相同漏電流的NSIO範例而 言,RTA與RTNOA範例具有較小的E0T值,而且其厚度少 4-5埃(a)。此外,對相同漏電流而言,相較kRTN〇a範例, RTA範例具有較小的EOT值。然而,因為岸08特性並未 呈現在由於硼滲透造成厚度少4〇埃(人)的尺丁八範例中,所 以就可縮放性(scalability)而言,並不確定rTa範例的特性 是否較RTNOA範例為優良。 第8A圖和第8B圖係顯示根據本發明的RTA範例的 nMOS與pMOS的C-V曲線圖。第9A圖和第9B圖係顯 示根據本發明的RTNOA範例的nMOS與pMOS的C-V曲 線圖。其中,第8A圖、第8B圖、第9A圖、和第9B圖 中的y-軸代表正規化電容值(normalized capacitanees)。
較明確地說,如第8A圖和第8B圖所示,RTA範例 的C-V磁滯曲線(hysteresis curves)之間的寬度很大,也就 疋〇·37伏特或0.39伏特。另一方面,如第9a圖和第9B 圖所示,RTNOA範例的C-V磁滯曲線之間的寬度是小於 〇· 1伏特。這個現象說明了 RTNOA範例的界面特性較RTA 範例的界面特性為優秀的事實。 第10A圖和第10B圖係顯示與根據本發明的RTA範 例與RTNOA範例的nMOS與pMOS電場有關的Gm(跨導 12209pifl.doc/008 1223329
值(tmnsconductance)的圖形。第ι〇Α圖和第1〇B圖中,CET 代表電容測量等效氧化厚度,vg代表閘電壓,而且Vth 代表臨界電壓。pMOS與nMOS的寬度W與長度L分別為 ΙΟμηι 和 Ο.ίμηι。 為觀察遷移率特性,必須估算Gm(跨導值 (tmnSC〇nduCtanCe)〇Gm是根據是使用其上施加氮化處理的 氧化層,當成用來比較的介電層的NSIO範例所代表。相 較於使用亂化處理的氧化層當成介電層的nsio範例,在 RTA範例中的nMOS中的Gm只有45%,而且相較於NSI〇 範例,在RTA範例中的pMOS中的Gm只有51%。因此遷 移率會大幅度降低。另一方面,相較於NSIO範例,在 RTNOA範例中的nMOS中的Gm只有78%,而且相較於 NSIO範例’在RTNOA範例中的pMOS中的Gm只有 79%。因此,相較於RTA範例而言,RTNOA範例的遷移 率並未大幅度降低。 第11A圖和第11B圖係顯示在根據本發明的RTA範 例與RTNOA範例的nMOS與pMOS的開啟狀態(on-state) 的電流Ion與關閉狀態(0ff-state)的電流Ioff的關係圖。其 中,没電壓(drain voltage)設定成1.2伏特。 較明確地說,如第11A圖和第11B圖所示,相較於 NSIO範例而言,RTA範例的nMOS與pMOS的開啟狀態 電流(或驅動電流),分別是關閉狀態電流,也就是1〇ηΑ的 52%與50%。另一方面,相較於NSIO範例而言,RTNOA 範例的nMOS與pMOS的開啟狀態電流,分別是關閉狀態 12209pifl.doc/008 1223329 電流,也就是1〇ηΑ的81%與80%。 下列的第1表簡單繪示RTA與RTNOA範例的電氣特 性。 [弟1表] \ 條件 結果 \] CET (累積) CET (反相) 閘消耗 磁滯曲線 寬度 與正規化 範例的Gm 比率 與正規化範 例的開啟電 流比率 RTA nMOS 22.7 26.8 83.9% 0.37 45% 52% 範例 pMOS 20.9 30.6 68.3% 0.39 51% 50% RTNOA nMOS 24.0 28.1 85.4% >0.1 78% 81% 範例 pMOS 23.3 32.5 71.7% >0.1 79% 80%
如第1表所示,在RTA範例中,在累積區中的nMOS
與pMOS的電容測量等效氧化厚度CET分別為22.7埃(人) 與20.9埃(A),而在反相區中,則分別為26.8埃(A)與30.6 埃(人)。另一方面,在RTNOA範例中,在累積區中的nMOS 與pMOS的電容測量等效氧化厚度CET分別為24.0埃(A) 與23.3埃(人),而在反相區中,則分別為28.1埃(A)與32.5 埃(人)。因此,RTNOA範例具較大的CET值。然而,RTN〇a 範例在漏電流方面有相當極限,而且可藉由使用後熱處 理,調整其氧化量。對閘消耗而言,RTA的nM〇s與pM〇s 分別為84%與68%。然而,rTN0A的nMOS與pM〇s則 分別為85%與72%,這個事實証明RTN0A範例較為優秀。 最後,相較於RTA範例而言,RTN0A範例表現較佳 的閘消耗特性、較小寬度的磁滯曲線、以及較佳遷移率。 12209pifl.doc/008 20 雖然RTNOA具有較大CET _缺點,但其在漏電流方 面’仍具有相當極限’因此可藉由最佳化氧化的溫度,而 降低其CET值。 第二實施例 第12圖係顯示-個用來說明根據本發明一第二實施 例,在半導體兀件中成形-高介電層的方法的示意圖。 明確地說’在第1圖和第12圖中,相同的參考號碼 係代表類似Tt件。此外,除了臭氧界面氧化層u是在成形 高介電層12之前所成形之外,就其影響及結構而言,根 據本發明-第二實施例,在半導體元件中成形高介電層的 方法,係與第一實施例類似。 較明確地說,臭氧界面氧化層n是使用臭氧,成形 在石夕基底10上。厚度為8埃(人)的臭氧界面氧化層n,是 在攝氏320-450度的溫度下成形。臭氧界面氧化層u是使 用-般職成形高介電層的—種原子層沈積裝置,在原處 以臭氧沖洗絲底Π)所成形。此外,亦可使用—種個別 的化學蒸發沈積裝置’成形該臭氧界面氧化層u。 接下來’高介電層12會以第!圖所示的方式,成形 在臭氧界面氧化層H ±。接下來,其上成形高介電層η 的石夕基底1G,會以第2圖到第5圖所示的相同方式,曰 後熱處理。多晶石夕層14會成形在高介電層12上 會注入到其上成形多晶㈣14的碎基底ω上的, 而硼(B)則會注入到矽基底1〇上的pM〇s。接下來,用來 啟動的退火處理,會施加到矽基底1〇上,以使 1 2209pifl .doc/008 1223329 10變成-個低電極’而多晶秒層14則變成—個高電極。 以下是根據本發明第二實施例,其上附加成形 面乳化層11的半導體元件電氣特性的評估。 下列的RTNOA範例是以如第i圖所示的相同方式制 造。除了如第二實施例所述,在矽基底1〇上成形臭氧^ 面氧化層11之外,ORTNOA範例是以與RTN〇A範例相 同的方式所製造。NSI0範例採用一種氧化氮層(nitdded oxide layer) ’當成介電層。多晶矽層會沈積在rtn〇a範 例、ORTNOA範例、與NSIO範例的高介電層上。在沈積 多晶矽層之後,砷(As)會注入到nM〇S,而硼(B)則會注入 到pMOS。接下來,會以攝氏1〇〇〇_1〇25度的溫度,執行 用來啟動的退火。 較明確地说,本發明的第二實施例會使用ORTNQa 範例,评估咼介電層的電氣特性。然而,在其上成形臭氧 界面氧化層與南介電層的石夕基底上,執行氮化處理之後, 選擇性地執行退火或氧化處理的高介電層的特性,並未具 有重大變化。 第13A圖和第13B圖係顯示根據本發明的一個 ORTNOA範例與RTNOA範例的漏電流圖。 車父明確地說’第13 A圖係顯示電流密度與閘電壓的關 係圖,而第13B圖係顯示當閘電壓為土15伏特時的電流密 度的累積分佈圖。在第13A圖中,對X軸的中心〇伏特而 δ,左邊疋與pMOS有關,而右邊則是與nM〇s有關。在 第13B圖中,對X軸的中心ι〇-8伏特而言,左邊是與pM〇s 12209pifl.doc/008 1223329 有關,而右邊則是與nMOS有關。pMOS與nMOS的閘寬 度與長度,分別為50μπι。從第13A圖和第13B圖可看出 ORTNOA範例的漏電流,明顯小於RTNOA範例或NSIO 範例的漏電流。此外,ORTNOA範例與RTNOA範例的等 效氧化層厚度分別為19.9埃(人)與19.7埃(人),彼此之間 並未具有很大差異。因此,可不用增加等效氧化層的厚 度,即可降低ORTNOA範例的漏電流。 第14圖係顯示一個用來說明根據本發明的〇rtn〇a 範例與RTNOA範例的負偏壓溫度不穩定性(NBTI)的示意 圖。 較明確地說,一旦電壓與溫度壓力施加到半導體元件 之後,即可發現電晶體的臨界電壓Vt移動。一般而言, 當臨界電壓Vt位移超過50mV時,電晶體壽命即被認定已 告結束。在第14圖中,X軸代表閘電壓,而y軸則代表電 晶體壽命。在ORTNOA範例中,-2.32伏特的閘電壓可保 証10年哥命。在RTNOA範例中,-1·53伏特的閘電壓可 保1正10年壽命。當與RTNOA範例相比時,ORTNOA範 例具有大約0.8伏特的優勢,因此其NBTI可降低。 第15A圖和第15B圖係顯示根據本發明的〇RTN〇A 範例與RTNOA範例的C-V特性與Gm(跨導值)特性圖。 較明確地說,如第15A圖和第15B圖所示,就c-v 特性與Gm的最大值(Gmmax)而言,在ORTNOA範例與 RTNOA範例之間,並未發現巨大差異。綜合上述說明, 當與RTNOA範例相比時,根據本發明第二實施例的 12209pifl.doc/008 23 1223329 ORTNOA範例’在不惡化電氣 漏電流與N B TI。 的條件之下,較能降低 法在,元件中成形高介電層的方 可淨加箄二 成形—個臭氧界面氧化層, 度不穩定性⑽ΤΙ)。 ΡΤΡ牛低漏電^負偏壓溫 據本發明的高介電層,亦可用來當成半 声、盥半導,开彼χ衣置的夺動間與控制閘之間的隔絕 層/、牛V體几件的閘隔絕層使用。 雖然本發明已以較佳實施例揭露如上,然其 限定本發明,任何孰羽μ仕菇 "Ν Ί,、、、白此技藝者,在不脫離本發明之精神 和辄圍内,當可作各種之更動與潤飾,因此本發明之仵; 範圍當視_之申請專職_界定者為準。 4 圖式簡單說明 第1圖係顯示一個用來説明根據本發明一第一奋 例’t半導體元件中成形—高介電層的方法的示意圖U 第2圖係顯示一個流程圖,用來說明根據本發明在丰 :體元件中成形—高介電層的方法的一個後熱處: 道娜第顯示一個流程圖,用來說明根據本發明在半 一 、形—向介電層的方法的另—個後熱處理的 範例。 第4圖係顯示一個流程圖’用來說明根據本發明在半 12209pifl.doc/008 24 1223329 V體元件中成向介電層的方法的再另—個後熱處理 的範例。 # ' '第5圖係顯示—個流程圖,用來說明根據本發明在半 元件中成开/—南介電層的方法的再另一個後熱處理 的範例。 第6A圖矛帛6B圖係顯示根據本發明的-個RTA範 例的nM〇S(n通道金屬氧化半導體(metal oxide —tor,以下簡稱M0S)與pM0S(p通道金屬氧化半 導體)的C-V曲線圖。 第7圖係顯示根據本發明的rtn〇a範例與&丁八範例 的漏電’瓜與專放氧化厚度(eqUivalent⑽丨如thickness,以下 簡稱EOT)的相互關係圖。 第8A圖和第8B圖係顯示根據本發明的RTA範例的 nMOS與pMOS的C-V曲線圖。 第9A圖和第9B圖係顯示根據本發明的rtn〇A範例 的nMOS與pMOS的C-V曲線圖。 第10A圖和第10B圖係顯示與根據本發明的RTA範 例與RTNOA範例的nMOS與pMOS電場有關的Gm(跨導 值(transconductance)的圖形。 第11A圖和第11B圖係顯示在根據本發明的RTA範 例與RTNOA範例的nM0S與PM0S的開啟狀態(〇n-state) 的電流Ion與關閉狀態(off_state)的電流I〇ff的關係圖。 第12圖係顯示一個用來說明根據本發明一第二實施 例,在半導體元件中成形一高介電層的方法的示意圖。 12209pifl.d〇c/008 25 第13A圖和第13B圖係顯示根據本發明的一個 ORTNOA範例與RTNOA範例的漏電流圖。 第14圖係顯示一個用來說明根據本發明的ORTNOA 範例與RTNOA範例的負偏壓溫度不穩定性(NBTI)的示意 圖。 第15A圖和第15B圖係顯示根據本發明的qrtnOA 範例與RTNOA範例的C-V特性與Gm(跨導值)特性圖。 圖式標記說明: 10 :矽基底 12 :高介電層 14 :多晶矽層 16 :氮輪廓 100,120,220,320,420,440 :流程步驟 12209pifl.doc/008 26