TWI221655B - Integrated circuit chip - Google Patents
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Description
1221655 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種積體電路（integrated circui t，1C )晶片（chip )，且特別是有一種具有固定 封環（seal ring)、接地環（ground ring)及防護環 (guard ring )的積體電路晶片。 【先前技術】 半導體晶圓（wafer )係經由積體電路製程而形成數 個積體電路晶片’每一顆積體電路晶片上包含多個電路， 如數位（digital )電路、類比（anai〇g )電路及射頻 (radio frequency，RF)電路。任意相鄰之二積體電路 曰曰片之間具有一切割線（s c r i b e )，以利於積體電路晶片 被切開。在切割積體電路晶片之過程中，所產生之切割應 力會造成積體電路晶片中的電路遭到破壞。因此，在^ 電路晶片與切割線之間通常設計有一固定封環（1 r 1 n g )，以保護積體電路晶片之結構，免於積體電路晶片 在被切割之過程中受到破壞。 請參照第1A圖及第1B圖所示’第u圖繪示乃傳統 體電路晶片的俯視圖’第㈣繪示乃沿著第u圖之剖 1B-1B’所視之積體電路晶片的部分放大剖面 \圖 及⑽圖中，電路晶片i。包括石夕基板“、數位=圖 12、射頻電路13、固定封環11和輪出/輸入墊 (inpUt/output pad ’ I/〇 pad) 12&及ua，數位 12、射頻電路13、固定封環11和輪出/輸人塾12a及13a係
1221655 五、發明說明（2) -- 皆形成矽基板14上。其中，輸出/輸入墊12a及13a係分別 和數位電路12及射頻電路13電性連接。固定封環u係圍雄 在積體電路晶片1〇之周圍，並包圍數位電路12、射頻電ς 13和輸出/輸入墊i2a及13a。如第1Β圖所示，固定封環u 包括P型井（p well)15、P型重摻雜層（P+)i6、金屬 層 17a、17b 及17c、介電層18a、18b 及 18c、貫孔I9a、19b
及19c、護層I8d及氮化物18e，P型井15係形成於矽基板14 上。P型重摻雜層（P + ) 16係形成於p型井15中，且p型重 摻雜層（P+) 16之表面係與P型井15之表面共平面。介電 層18a〜18c、護層18d及氮化物層i8e係由下而上依序形成 於P型井15及P型重摻雜層（P+)16之表面上，金屬層 17a〜17c係分別形成於介電層18a〜18c上，並分別被介電 層18b、18c及護層18d覆蓋。貫孔19a〜19c係分別形成於 介電層18a〜18c中’貫孔19a〜19c分別用以電性連接p型 重摻雜層（P + ) 16及金屬層17a、金屬層17a及17b和金屬 層 17b 及 17c。
由於固定封環11為連續之環狀結構，數位電路丨2係一 容易產生雜訊之電路，且射頻電路13係一容易被雜訊干擾 之電路，導致數位電路12或輸出/輸入墊12a所產生之雜訊 將會非常容易經由固定封環11傳給射頻電路13或輸出/輸 入墊13a ’造成所s胃的雜訊柄合（n〇iSe coupling)現 象，而影響射頻電路13的正常操作。 為了解決上述之雜訊耦合之現象，傳統已有多種解決 方式提出。請參照第2A圖及第2B圖，第2A圖緣示乃美國專
第7頁 1221655 五、發明說明（3) 公開案號{JS 2〇〇3/i)1999Qi; λι 部分俯視圖，第2B圖洽π5Λ揭露之積體電路晶片的 視之積許雷敗ί圖、、"不 者第2Α圖之剖面線2β_2β，所 中，積體+跋：片的部分放大剖面圖。纟第2 Α圖及第2Β圖 二片2G包㈣基板25、數位電路之輸出/輸 位電路之於Ψ /、射頻電路23和固定封環2 la及21b。數 封产2】乃:！二輸入墊22、接地墊24、射頻電路23和固定 # ^係皆形成於矽基板25上，固定封環2ia及2lb 體電路晶片20之周圍’並包圍數位電路之輸 21 a 接/也墊24及射頻電路23。其中，固定封環 &為非連續之環狀結構，固定封環21b係比固定封 ==更罪近數位電路之輸出/輸入墊22、接地墊24及射頻 2路23。為了使數位電路之輸出/輸入墊22所產生之雜訊 .、，、法經由固定封環2la及21b傳給射頻電路23，固定封環 21a及21b之缺口係交錯排列，數位電路之輸出/輸入墊22 =射頻電路2 3係經由固定封環21 a之二缺口對應於固定封 環21a，接地墊24係鄰近於固定封環21b。 固疋封環2 1 a及2 1 b之剖面結構相同，在此以固定封環 21 b之剖面結構為例作說明。如第2 β圖所示，固定封環21匕 包括N型井2 6、P型重摻雜層（Ρ+ ) π、矽化金屬層 (salicide) 28、淺溝渠隔離層（shaii〇w trench isolation，ST I ) 29、介電層 30a 〜30f、金屬層 34a 〜 34f、接觸層35a〜35f、護層31、氮化物層32及聚亞醯胺 層（polyimide，PI ) 33。N型井26係形成於矽基板25上， P型重摻雜層（P+) 27及淺溝渠隔離層29係形成於N型井
第8頁 1221655
2 6中，p型重摻雜層（p + ) 細型井26之表面共平面。1中，^隔離層29之表面係 ^ 口疋封環21b與數位電路之輸出/輸入塾22 射頻電路23電性隔離。矽化金眉屉 也墊24及 層mm中，石夕化金屬f28係形成射型重捧雜 金屬層28之表面係與P型重摻雜層 ^ ) 27之表面共平面。介電層3〇a〜30f、護層31、氮化 層32及聚亞醯胺層33係由下而上依序形成型井26、 =化金屬層28及淺溝渠隔離層29之表面上，金屬層34a〜 =係分別形成於介電層3〇a〜3〇fi，並分別被介電層 〇b〜30f及護層31覆蓋。接觸層35a〜35f係分別形成於介 電層30a〜30f中，接觸層35a用以電性連接金屬層3〇a及矽 化金屬層28，接觸層3 5b〜35f由下而上依序用以電性連 金屬層30b〜30f之相鄰二金屬層。 需要注意的是，由於N型井26與矽基板25之間形成一 PN，合（PN junction)，導致在以電漿蝕刻法製造固定 封環2 la及21b之過程中所產生之電荷無法經由矽基板25導 出，電荷將會累積於固定封環21a及21b上，嚴重影響積體 電路晶片2 0的電性品質。此外，由於固定封環2丨a及2丨b之 缺口之下方的N型井26並沒有被切開，導致數位電路之輸 出/輸入墊22所產生之雜訊仍然可能經由N型井26傳給射頻 電路23 ’產生雜訊耦合的現象。另外，固定封環21a及211) 之雙環設計將會增加積體電路晶片2〇之尺寸。 請參照第3 A圖及第3 B圖，第3 A圖綠示乃美國專利案號 6,492,716所揭露之積體電路晶片的部分俯視圖，第μ圖 1221655 五、發明說明（5) ' --- 綠不乃沿著第3A圖之剖面線3B-3B，所視之積體電路晶片的 部分放大剖面圖。在第3A圖及第3B圖中，積體電路晶片4〇 包括P型矽基板44、數位電路42、射頻電路43和固定封環 。數位電路42、射頻電路43和固定封環41係皆形成於p 型矽基板45上，固定封環41係圍繞在積體電路晶片4〇之周 圍’並包圍數位電路42及射頻電路43。其中，固定封環4! 為非連續之環狀結構，並具有數個缺口，如2個缺口，使 得部分之固定封環41鄰近於數位電路4 2、且另一部分之固 定封環41係鄰近於射頻電路43。 如第4B圖所示’固定封環41包括N型井45、♦化金屬 層46、閘氧化層（gate 0Xide ) 47、淺溝渠隔離層48、多 晶矽層（polysilicon ) 49、介電層50a〜50f、金屬層 53a〜53f、貫孔54a〜54f、氧化物層51及氮化物層52 型井45及淺溝渠隔離層48係形成於Ρ型矽基板44中，矽化 金屬層46係形成於Ν型井45中，閘氧化層47係形成於矽化 金屬層46中。其中，閘氧化層47之表面係與淺溝渠隔離層 48之表面共平面。介電層5〇a〜5〇f、氧化物層51及氮化物 層52係由下而上依序形成於閘氧化層47及淺溝渠隔離層48 之表面上’多晶石夕層49、金屬層53a〜53f係分別形成於介 電層50a〜50f上，並分別被介電層5〇b〜50f及氧化物層51 覆蓋。接觸層5 4a〜54f係分別形成於介電層50a〜50f中， 接觸層54a用以電性連接金屬層53a及多晶矽層49，接觸層 54b〜54f由下而上依序用以電性連接金屬層53b〜53f之相 鄰二金屬層。
第10頁 五、發明說明（6) 雖然多晶石夕層49及閘氧化層47可以降低積體電路晶片 40的雜訊耦合現象，但卻導致在以電漿蝕刻法製造固定封 ，41之過程护所產生之電荷無法傳遞至p型矽基板以，電 荷將會累積於固定封環4 1上的問題，而嚴重影響積體電路 晶片40的電性品質。 【發明内容】 ，鑑於此，本發明的目的就是在提供一種積體電路晶 、。八固疋封環、接地環及防護環相互電性連接的設計， 電路及其輸出/輸人墊與外界的雜訊耗合程度， 浐鈐ϊί於電漿蝕刻製程中產生電荷累積的現象，以提昇 積體電路晶片的電性品質。 防 石夕基：據ΐ發明的目的，提出一種積體電路晶[包括-護i ^雷電路、一固定封環、一接地環及至少一 ρ 入墊。固定基板上，電路具有至少-輸出/輸 與固定封ϊΐϊ ί 矽基板及輸出/輸入墊之間，並 繞輸出/輸入墊，用以與固定7環= 於連 積體電=的務ί出-種固定封環，係、圍繞在- 封環包括—ρ切/ -，Μ積艎電路晶片具有-石夕基板。固戈 (Ρ+)、一隔離居/摻雜物、-ρ型重摻雜層 形成於矽美板上\、Λ個介電層及數個金屬層。ρ型井名 基板上，並具有一第-開口。Ν型摻雜層係形成
於第一開口中，开# M 甘上， ^ ^ ^ ^ ^ (Ρ + ) #,
型摻雜層。隔離屉在^ 士梦 第二開口係對應於N 上。a 係形成第二開口中，並位於N型摻雜層 上。此些介電層係形成於η 層係形成於對廡夕女入+駐 層（ρ + )上，各金屬 電性連接。、^ it ’並與ρ型重摻雜層（ρ+) 隔離層的表面。 此缺口係暴路部分之 【實施方式】 請同時參照第4〜6圖，第4圖繪示乃依照本發明之較 固貝靶例之積體電路晶片的俯視圖，第5圖繪示乃沿著第& =之剖面」線5-5,所視之積體電路晶片的部分放大剖面圖， 二6圖、、、θ示乃/σ著第4圖之剖面線6 — 6，所視之積體電路晶片 一邛/刀放大剖面圖。在第4〜6圖中，積體電路晶片7〇包括 矽基板57、固定封環（seal『ing ) 、接地環 (ground ring) 72、至少一電路及其一輸出/輸入墊 (input/out put pad，I/O pad )和至少一防護環（guard ring ) ’例如是數位電路73、射頻電路74和防護環55及 56 °其中’數位電路7 3及射頻電路74係分別具有一輸出/ 輪入墊73a及74a。固定封環71、接地環72、數位電路73、 射頻電路74、輸出/輸入墊73a及74a和防護環55及56係皆
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7开基板57上。固定封環71用以圍繞在積體電路曰Μ 70之周圍，亚包圍數位電路73、射頻電路^和輪 β曰片 f 73a及74a。接地環72係被固定封環71包圍、並與^入
環71電性連接。固定封環71及接地環72 H 有至少一缺口，如缺口 71a及71b: =71被區分為第一固定封環71c及第二固定封環， 環72亦，區分為第一接地環72a及第二接地環72b。其中， 第=固定封環71d及第二接地環72b儼然如同一u型結構， 且第一固定封環71c及第一接地環72a儼然如同一倒立之u
型結，。^外，數位電路73及輸出/輸入墊73a係鄰近於第 一固定封環71C及第一接地環72a，且射頻電路74及輸出/ 輸入墊74a係鄰近於第二固定封環71(1及第二接地環72b。 防護環55係設置於鄰近第一固定封環71c處，並與第一固 定封壤71c電性連接。防護環55實質上為u型結構，並與第 一固定封環71c圍繞形成一第一實質封閉區域55&。同理，
防護環56係設置於鄰近第二固定封環71(1處，並與第二固 定封環7Id電性連接。防護環56實質上亦為u型結構，並與 第二固定封環71d圍繞形成一第二實質封閉區域56a。輸 出/輸入墊73a係形成於第一實質封閉區域55a内，且輸出/ 輸入墊74a係形成於第二實質封閉區域56a内。 清參照第5 A圖’其缘示乃沿著第4圖之剖面線5 A - 5A所視之積體電路晶片的部分放大剖面圖。在第5A圖 中’第一固定封環71 c係以沿著矽基板5 7之部分週緣延伸 之方式圍繞在第4圖之部分之積體電路晶片的周園，第
第13頁 1221655 五、發明說明（9)
一固定封環71c包括第一 P型井（P well)58a、第一 p型重 摻雜層（P +) 59a、數個介電層、數個金屬層及數個接觸 層，例如是介電層60a〜60c、金屬層61a〜61c及接觸層 62a〜62c。第一 P型井58a係形成於矽基板57上，第一 p型 重摻雜層（P+)59a係形成於第一 P型井58a中，第一 p型 重摻雜層（P+) 59a之表面係與第一 P型井58a之表面共平 面。介電層60a〜60c係由下而上依序形成於第一 p型井58a 及第一 P型重摻雜層（P+) 59a之表面上，金屬層6ia〜 61c係分別形成於介電層60a及60b上，且金屬層61a及61b 分別被介電層60b及60c覆蓋。其中，第一接地環72a係可 與第一固定封環71a之金屬層61b電性連接。接觸層62a〜 62c用以分別電性連接第一p型重摻雜層+) 59a及金屬 層61a、金屬層61a及61b和金屬層61b及61c。其中，接觸 層62a〜62c可以疋貫孔（via)或插塞（plug)。需要注 意的是，積體電路晶片70更包括一氧化物層6〇d及一氮化 物層60e，氧化物層60d係形成於介電層60(:上，並覆蓋金 屬層61c。氮化物層60e係形成於氧化物層60d上，氧化物 層60d及氮化物層60e即所謂之護層。此外，金屬層61a及 第一 P型重摻雜層（P+)59a係由第一固定封環71c處往第 4圖之輸出/輸入墊73a的兩側延伸，以形成第4圖之防護環 55 ° 請參照第5B圖，其繪示乃沿著第4圖之剖面線5B_ 5B’所視之積體電路晶片的部分放大剖面圖。在第5B圖 中，第一固定封環7 Id係以沿著矽基板57之週緣延伸之方
第14頁 1221655 五、發明說明（ίο) 式圍繞在第4圖之部分之積體電路晶片70的周圍，第二固 定封環71d包括第二p型井58b、第二P型重摻雜層（p + ) 5 9b、介電層60a〜60c、金屬層61d〜61f及接觸層62d〜
62ί。第二p型井581)係形成於矽基板57上，第二p型重摻雜 層（P +) 59b係形成於第二Ρ型井58b中，第二ρ型重摻雜 層（P +) 59b之表面係與第二P型井58b之表面共平面。介 電層60a〜60c、氧化物層60d及氮化物層60e係由下而上依 序形成於第二P型井58b及第二P型重摻雜層（P+)59b之 表面上，金屬層61d〜61f係分別形成於介電層6〇a〜6〇c 上’並被介電層60b、60c及氧化物層60d覆蓋。其中，第 二接地環72b係可與第二固定封環7 id之金屬層61e電性連 接。接觸層62d〜62f用以分別電性連接第二ρ型重摻雜層 (P + ) 59b及金屬層61d、金屬層61d及61e和金屬層61e及 。其t，接觸層6 2d〜62f可以是貫孔或插塞。需要注 思的是，金屬層61d及第二P型重摻雜層（p + ) 59b係由第 一固定封環71d處往第4圖之輸出/輸入墊74a的兩側延伸， 以形成第4圖之防護環56。
立凊同時參照第6圖及第7圖，第6圖繪示乃沿著第4圖之 =面線6-6所視之積體電路晶片的部分放大剖面圖，第7 繪不乃沿著第4圖之缺口附近之積體電路晶片的部分放 =俯視圖。在第6圖及第7圖中，固定封環71更包括一1^型 ^ _層63及隔離層64 ,且第一ρ型井58a及第二p型井58b之 具有具有一開口 58c 型摻雜層63係形成於開口 58c ，並位於矽基板57上，N型摻雜層63係電性隔絕第_p型
1221655 五、發明說明（11) 井5 8&及第二？型井581)。第一？型重摻雜層（？+)59&及第 二P型重摻雜層（P + ) 5 9 b之間具有一開口 5 9 c，以對應於 N型摻雜層63。隔離層64係形成開口59c中，並位於N型換 雜層63上，隔離層64係電性隔絕第一 P型重摻雜層（p+) 59a及第二P型重摻雜層（P+) 59b。金屬層6la〜61c及接 觸層62a〜62c和金屬層61d〜61f及接觸層62d〜62f之間具 有缺口71a，缺口71a係暴露部分之隔離層64的表面。其 中，介電層60a〜60c係由下而上依序形成位於缺口 63中隔 離層64的上方，使得金屬層61a〜61c及接觸層62a〜62c和 金屬層61d〜61f及接觸層62d〜62f電性隔絕。缺口713旁 之第一固定封環71c之下方的主動區域（active regi〇n) 6 5a及第二固定封環71d之下方的主動區域65b係被N型摻雜 層63隔開。N型推雜層63可以為N型井（N well)或N型蟲 晶層（N-epi)，而隔離層64可以為淺溝渠隔離層 (shal low trench isolation，STI )或場氧化層（fieid oxide )。 由第6圖之說明可以明瞭本發明之固定封環71至少包 括第一 P型井58a、第二P型井58b、N型摻雜層63、第一 P型 重摻雜層（P+)59a、第二P型重摻雜層（p+)59b、隔 離層64、金屬層62a及62b和介電層6〇a。第一 p型井58a形 成於石夕基板57上，第二P型井58b形成於鄰近第一p型井58a 處。N型摻雜層63形成於第一 p型井58a與第二P型井581)之 間，使第一P型井58a與第二p型井58b電性隔絕。第一p型 重摻雜層（P+)5 9a形成於第一 p型井58&上，第二p型重
1221655
二；二(P+ ) 59b形成於第二p型井58b上。隔離層64形成 :第一 P型重摻雜層（P+)59a與第二p型重摻雜層 (P + ) 59b之間，使第一p型重摻雜層（p + ) 59&盥 型重摻雜層（P+) 59b電性隔絕。金屬層61a直“ 形成於第一 p型重摻雜層（P+)59a上，並與第一 p型重掺 雜層（P+ ) 59a電性連接。金屬層61d直接或間接形成於" 第二P型重摻雜層（P+)59b上，並與第二p型重摻雜層、 (P + ) 59b電性連接。介電層60a形成於金屬層61a與6id 之間，使金屬層6 1 a及6 1 d電性隔絕。 請參照第6圖，由於缺口 71a之下方的N型摻雜層63係 形成於第一P型井58a及第二P型井5 8b之間，於缺口713分 別與第一固定封環71c及第二固定封環71d之交界處，N型 摻雜層63和第一P型井58a及第二P型井58b之間係形成2個 反向相連之PN接合（junction)，而使得雜訊將無法從缺 口 71a—側之第一固定封環71c經由N型摻雜層63傳送至缺 口 71a另一側之第二固定封環71d。如此，可以有效地避免 數位電路7 3所產生之雜訊經由固定封環71傳送到射頻電路 7 4。此外，在以電漿蝕刻法製造固定封環7丨時所產生之電 荷將可分別經由第一P型重摻雜層（P+) 59a及第一P型井 58a和第二P型重摻雜層（p + ) 59b及第二p型井58b傳遞給 矽基板57，以避免電荷累積於固定封環71上，可維持積體 電路晶片70之電性品質。 請參照第8A圖，其繪示乃沿著第4圖之剖面線8A-8 A ’所視之積體電路晶片的部分放大剖面圖。請同時參考
第17頁 五、發明說明（13) 第5A圖及第6圖，在第8a — 基板5 7和輸出/輪入塾 第接地環7 2 a係形成於矽 及第一P型重摻雜声（二^間，防護環55係由金屬層61a 出/輸入墊73a。 59a電性連接而成，並圍繞輸 請參照第8B圖，装給-立、# 8B，所視之積體電路晶、、H /σ著第4圖之剖面線8B-第5Β圖及第6圖，在第曰8β _ :为放大剖面圖。請同時參考 基板57和輸出，第二接地環72b係形成於矽 及第二P型重捧間，防護環56係由金屬層W 出/輸入墊74a層（P+)59b電性連接而成，並圍繞輸 有電容戈S出二輪：墊73a及其下方之第-p型井58a之間且 有電今效應，且輸出/輸入墊74a _ =具故當輸出/輸人墊7二一接= 二ϋΛ 分別位於輸出/輸入塾73a及“a之下 入L3:及74，a及第二P型井⑽。然後，經由輸出/輸 琿71c及第一的防護環55及56分別傳送到第一固定封 7久。ί Ϊ 環…和第二固定封環71d及第二接地環 。$ ,將可有效地排除輸出/輸入墊73a及74&所接收 到的雜訊°此外，㈣護環55及56外圍傳送而來之雜訊亦 可以經^防護環55及56分別傳送至第一固定封環71c及第 接地環72a和第二固定封環7id及第二接地環72b，以避 免干擾輸出/輸入墊73a及74a。如此一來，防護環η及56 可以迅速地將防護環5 5及5 6附近區域之雜訊傳導至接地 端’以使輸出/輸入墊73a及74a免受雜訊干擾。對於相鄰 第18頁 1221655 五、發明說明（14) 2 : : : it 入墊而言，其外圍的防護環更可避免這此 择灸賊够出/輸塾產生錯誤的訊號迴授路徑0 ίή A Iΐ ® 9圖，其繪示乃第4圖之部分之積體電路晶片 =大俯視圖。在第9圖中，積體電路晶片7Q更包括電源片 ΐ成=二3〇 90，電源環90及第一接地環72a係部分 7;a各VU人整55的下方’ Α電源環9。及第-接地環 二及第垃輸入塾…之底面的-半。丨中，電源 :用環仏除了可作為電路的接地和電源之傳 72a的配署V:兩條如同金屬環之電源環90及第-接地環 72a的配置可作為第8圖之輸出/輸入墊？3a及第一p型井“a 屏敝，阻擋彼此雜訊的相互干擾。同理，另一電源 二二接地環72b係形成於輸出/輸入墊74a的下方，可 乍=/輸入墊74a及第二p型井58b之間的錢 彼 此4吼的相互干擾。 m f發明上述實施例所揭露之積體電路晶片，其固定封 二m防護環相互電性連接的設計，可以降低雜訊 ==权度，並可避免產生電荷累積的現象，以提昇積體電 路日日片的電性特性。 、 综上所述，雖然本發明已以一較佳實施例揭露如上， 並非用以限定本發明，任何熟習此技藝者，在 明之精神和範圍内’當可作各種之更動與潤飾，因此 =發明之保護範圍當視後附之申請專利範圍所界定者為
圈
第19頁 1221655 圖式簡單說明 【圖式簡單說明】 第1A_繪示乃傳統之 第18圖繪示乃沿著第^ 晶片的俯視圖。 電路晶片的部分放大剖面A圖之剖面線所視之積體 第2A圖繪示乃美國專八 。 所揭露之積趙電路晶 ]么開案號US 2003/0122235 Α1 第圖繪示乃沿著第：俯視圖。 電路晶片的部分放大剖面圖圖之剖面線2B — 2B，所視之積體 電路晶片：專利案號6,492,71 6所揭露之積體 電路示乃沿著糾圖之剖面線3Β —3『所視之積體 笔路日日片的部分放大剖面圖。 ti μ 3 4a圖^示乃依照本發明之較佳實施例之積體電路晶 片的俯視圖。 ％ β 第5Α圖繪示乃沿著第4圖之剖面線5α_5α，所視之積體 電路晶片的部分放大剖面圖。 第5Β圖繪示乃沿著第4圖之剖面線5β — 5Β，所視之積體 電路晶片的部分放大剖面圖。 第6圖繪示乃沿著第4圖之剖面線6 — 6，所視之積體電路 晶片的部分放大剖面圖。 第7圖綠不乃沿著第4圖之缺口附近之積體電路晶片的 部分放大俯視圖。 第8Α圖緣示乃沿著第4圖之剖面線8Α_8Α，所視之積體 電路晶片的部分放大剖面圖。
麵 第20頁 ^21655 圖式簡單說明 第8B圖繪示乃沿著第4圖之剖面線8B-8B’所視之積體 電路晶片的部分放大剖面圖。 第9圖繪示乃第4圖之部分之積體電路晶片的放大俯視 圖。 圖式標號說明 10、 20、40、70 :積體電路晶片 11、 21a、21b、41、71 :固定封環
12、 42、73 :數位電路 12a、13a、73a、74a :輸出 / 輸入墊 13、 24、43、74 :射頻電路 14、 25、57:矽基板 15 、 58 : P 型井 16、27 :P型重摻雜層（P+) 17a 、 17b 、 17c 、 34a 、 34b 、 34c 、 34d 、 34e 、 34f 、 53a 、53b 、53c 、53d 、53e 、53f 、61a 、61b 、61c 、61d 、 61 e、61 f :金屬層 18a 、 18b 、 18c 、30a 、30b 、30c 、30d 、30e 、30f 、
5 0a、50b、50c、50d、50e、50 f、60a、60b、60c :介電 層 18d、31 :護層 18e、32、52、60d :氮化物層 19a 、 19b 、 19c 、 54a 、 54b 、 54c 、 54d 、 54e 、 54f · 貫孔
第21頁 1221655 圖式簡單說明 22 :數位電路之輸出/輸入墊 2 3 :接地墊 26、45 : N 型井 28、 46 :矽化金屬層 29、 48 :淺溝渠隔離層 3 3 :聚亞醯胺層
35a 、 35b 、 35c 、 35d 、 35e 、 35f 、 62a 、 62b 、 62c 、 62d、62e、62f :接觸層 44 : P型矽基板 47 ·•閘氧化層 49 :多晶石夕層 5 1、6 0 d :氧化物層 5 5、5 6 :防護環 55a :第一實質封閉區域 56a :第二實質封閉區域 58a :第一P型井 58b :第二P型井 58c 、 59c :開口 59a :第一P型重摻雜層（P + ) 59b :第二P型重摻雜層（P + ) 71 a、7 1 b :缺口 71 c :第一固定封環 71 d :第二固定封環 7 2 :接地環
第22頁 1221655 圖式簡單說明 72a :第一接地環 72b :第二接地環 63 : N型摻雜層 6 4 :隔離層 65a、6 5b :主動區域 90 :電源環
第23頁
Claims (1)
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I 一種積體電路晶片，包括： 一矽基板； 至少一電路，係形成於該矽基板上，該電路具有至少 輸出 / 輸入墊（input/output pad , I/〇 pad ); 一固定封環（seal ring )，係形成於該矽基板上， 並圍繞該電路及該輸出/輸入墊； 极 卜屮/一^接"1!環（groundring)，係形成於該矽基板及該 輸出/輸入墊之間，並與該固定封環電性連接，·以及 上，二防護環（guard ring)，係設置於該石夕基板之 、’ ％該輸出/輸入墊，用以與該固定封環電性連 2.如申請專利範圍第工 5亥防護環為一 p型重摻雜層 而成之防護環。 項所述之積體電路晶片，其中 (P+)及一金屬層所電性連接 π γ睛專利範g 该電路為數位電路。 如申請專利範n Μ私路為類比電路。 g ft、如申請專利範β Μ電路為射頻電路。 定封環包括 項所述之積體電路晶片 項所述之積體電路晶片 項所述之積體電路晶片 係延伸在一矽基板之周圍 ，其中 ，其中 ，其中 該固 well —p型井（p 一第一開口； 係形成於該石夕基板上，並具有
^21655 六、申請專利範圍 一 N型摻雜層，係形成於該第一開口中，並位於該石夕 基板上； 一P型重摻雜層（P + )，係形成於該P型井上，並具 有一第二開口，該第二開口係對應於該N型摻雜層； 、 一隔離層，係形成該第二開口中，並位於該N型摻雜 層上； … 複數個介電層，係形成於該P型重摻雜層（P 上； 以及 ’ 複數個金屬層，各該金屬層係形成於對應之各該介電 層上’並與該P型重摻雜層（P+)電性連接，該些金屬層 具有一缺口，該缺口係暴露部分之該隔離層。 曰 ^ 7 ·如申請專利範圍第6項所述之固定封環，其中該固 心封環更包括： 複數個接觸層，各該接觸層係形成於對應之各該介電 層中，一接觸層用以電性連接該p型重摻雜層（P+)及鄰 近於該P型重摻雜層（P+)之該金屬層，其餘該些接觸層 之各該接觸層用以電性連接相鄰之二該金屬層。 8·如申請專利範圍第7項所述之固定封環，其中該些 接觸層為複數個貫孔（v i a )。 9 ·如申請專利範圍第7項所述之固定封環，其中該些 接觸層為複數個插塞（plug )。 一 ★ 10.如申請專利範圍第6項所述之固定封環，其中該 第二開口之大小係大於或等於該N蜇摻雜層之表面積。 11·如申請專利範圍第6項所述之固定封環，其中該1^1
第25貢 ^1655 六、申請專利範圍 型摻雜層之表面係與該p型井之表面共平面。 3 + 12·如申請專利範圍第6項所述之固定封環，其中該 隔離層之表面係與該P型重摻雜層（P+)之表面共平面。 ^ 1 3 ·如申請專利範圍第6項所述之固定封環，其中該N 型核雜層為N型井（N well )。 1 4 ·如申請專利範圍第6項所述之固定封環，其中該N 型播雜層為N型磊晶層（N-epi )。 3,15·如申請專利範圍第6項所述之固定封環，其中該 隔線層為淺溝渠隔離層（shal 1〇w trench isolation， ST I )。 1 6·如申請專利範圍第6項所述之固定封環，其中該 隔離層為場氧化層（field 〇xide)。 17· 一種積體電路晶片，包括： 一矽基板； —第一固定封環，沿著該矽基板週緣延伸； 一第一防護環，設置於鄰近該第一固定封環處並與該 弟一固定g , 、 該第 封衣電性連接，該第一防護環實質上為U型並與 Μ :固定封環間圍繞形成一第一實質封閉區域；以及 内。一第一輪出/輸入墊，形成於該第一實質封閉區域 中节1第8 ·一如申請專利範圍第1 7項所述之積體電路晶片，其 石夕其4 、防5蔓環具有一第一端點，該第一端點係延伸至該 土反週緣而與該固定封環電性連接。 1 9 ·如申請專利範圍第1 7項所述之積體電路晶片，其
1221655 六、申請專利範圍 一第二金屬層，直接或間接形成於該第二P型重掺雜 層上，並與該第二P型重摻雜層電性連接；以及 一介電層，形成於該第一金屬層與該第二金屬層之 間，使該第一金屬層與該第二金屬層電性隔絕。 2 2.如申請專利範圍第2 1項所述之固定封環，其中該 固定封環更包括： 一第一介電層與一第一接觸層’形成於該第一金屬層 與該第一P型重摻雜層之間，該第一金屬層藉由該第一接 觸層與該第一 p型重摻雜層電性連接；以及 一第二介電層與一第二接觸層，形成於該第二金屬層 與該第二P型重摻雜層之間，該第二金屬層藉由該第二接 觸層與該第二P型重摻雜層電性連接。 2 3. 如申請專利範圍第2 2項所述之固定封環，其中該 第一接觸層為一插塞或一貫孔。 24. 如申請專利範圍第22項所述之固定封環，其中該 第二接觸層為一插塞或一貫孔。 2 5. 如申請專利範圍第2 1項所述之固定封環，其中該 隔離層為一淺溝渠隔離層或一場氧化層。
第28頁
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