TWI221020B - Memory device and method of manufacturing the same - Google Patents

Description

1221020 修正 曰 案號 91137081 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種半導體電路元件及製造方法，且 特別疋有關於一種半導體記憶胞（mem〇ry ceiis)及製造 方法。 【先前技術】 使用電性可抹寫（writable )及可消除（erasable ) 相變化物質之記憶胞已經是眾人皆曉的技術，如美國專利 案號 45 99705， 583 7564， 59 2078 8， 5998244 及 6 236 059 中 所揭露之技術内容。在一般記憶胞結構中，具有X軸或γ車由 上之内埋位元線（buried bit lines)之二極體可被使用 以定位及隔離個別記憶胞。内埋位元線係形成於記憶胞之 源極或汲極區中，然而，巨大之空乏區（depletion region )有時存在於内埋位元線區中，導致接合面擊穿現 象(punchthrough phenomenon )之發生。 接合面擊穿現象係一崩潰現象，當汲極上之反向偏壓 增加時，汲極空乏區將會擴大並引發此崩潰現象。反向偏 壓汲極上之電場將會穿透源極區，並且減少源極到沒極接 面的能量障礙。所以，金屬氧化半導體（metal oxide semiconductor，MOS )元件之通道長度越短，接合面擊* 現象則越容易發生。當元件線寬於先進半導體製造程序$ 繼續走向縮小之趨勢時，非預期性元件接合面擊穿將是& 微米元件上之一個嚴重問題。 人 【發明内容】

Η 第6頁 ί^ι〇2〇 A_ —修正 曰 號 91137081 五、發明說明（2) 製造：ί於ΐ以的就是在提供-種記憶元件及 =了以防止接合面擊穿現象之發生。 根^發明的目的，提出一種記憶元 -第二4物導體基板。接著，提供 ^摻；層上。接著，形成-栓塞於介電介電 ;提；雜物型之摻雜物於第二推雜物型=夷匕推 傻棱供一記憶胞於栓塞上。 权基中。然 法。m明的目的，再提出一種記憶元 先’疋義一半導體基板。接著，、° 5二土後’提供-介電層於摻雜層上。接著H: f 然後，沈積多晶鶴至露摻雜層。 r，供-第-摻雜物型接 之此些才全雜物型之摻雜物於第一摻雜物型 此些栓塞之上邻八接# 一摻雜物型之摻雜物係被摻雜於 根據本發二ΐ::Γ;數個記憶胞於此些栓塞上。 一摻雜物$ 更鍉出一種記憶元件，包括一第 層、一第二換雜物型之-推雜 上，而介電；：二=5己憶胞。摻雜層係形成於基板 令，且检!摻雜層上。栓塞係形成於介電層 型之第二接雜區。第二摻雜摻雜區及第-摻雜物 胞係形成於拴塞上。 /、區位於第一摻雜區上，且記憶 第7頁 1221020

為讓本發明之上述目的 懂，下文特舉一較佳實施例 明如下。 特徵、和優點能更明顯易 並配合所附圖式，作詳細說 【實施方式】 清參照第1A〜1C圖，其繪示乃依照本發明之較# 例之記憶胞之製造方法的流程圖。在第丨A圖中，首先^定 義一半導體基板10,如p型基板。接著，提供一摻雜層疋 (doped layer) 20於半導體基板1〇上，摻雜層2〇用二當 作記憶胞之内埋位元線。在一實施例中，摻雜層2 〇可以被 摻雜大量η型摻雜物（dopants )，如磷、銻或砷，而摻雜 時之電能及劑量範圍分別約為35〜1 50仟電子伏特（kev ) 及5 X 1 019〜5 X 1 02G原子數/平方公分（a t〇ms/cm2 )，摻雜物 可以經由離子植入之方式被導入。待摻雜層2 〇被形成後， 沈積一厚度約為200〜600奈米（nm)之介電層 (dielectric layer) 30於摻雜層20上，且介電層30可以 是氧化層。 在第1B圖中，形成數個可暴露下面摻雜層20之溝槽 (trenches ) 40或導通孔（vias)於介電層30中，其係以 一般光罩及姓刻程序來完成。雖然雙二極體（twθά i 〇 d e ) 或 記憶胞 陣列已 經被描 述於實 施例中 ，此 討論可 以適用於實際上任何大小之二極體陣列。 在第1C圖中，待溝槽40被形成後，沈積多晶矽於溝槽 40中以形成數個栓塞（plugs ) 70，其係以原位（in- si t u ) 化學 氣相沈 積程序 來完成 。栓塞 7 0 係 可以被 摻雜少

第8頁 1221020 -年 月 曰 修正 五、發明說明（4) -^---^ 量如磷、，或砷等η型摻雜物，以形成第一摻雜區5 〇於栓 塞70中。第一摻雜區50中之η塑摻雜物可以於電能及劑量 範圍分別約為35〜i5〇kev及3 X 1 〇13〜1 X 1 014atoms/cni2之狀 況下被導入’原位摻雜多晶矽通常可以促成栓塞7〇中之 雜物的均勻分佈。 > 接著’栓塞7 〇係可以被摻雜大量如硼、鎵或二氟化爛 (BF 2 )等p型摻雜物，以形成位於第一摻雜區5 〇上之第二 摻雜區60於栓塞70中。第二摻雜區6〇中之p型摻雜物可以^ 於電能及劑量範圍分別約為35〜;l5〇kev及5 χ 1〇19〜5 χ 102Gatoms/cm2之狀況下被導入，一般製造程序步驟可以接 續完成記憶元件。 明參照第2圖’其繪示乃依照本發明之一實施例之記 憶凡件1 0 0的剖面圖。在第2圖中，記憶元件丨〇 〇包括數個 記憶胞’如可程式胞（programmabl e cells) 80，各可程 式胞80包括下電極82、相變化層84及上電極86，相變化芦 84可以具有硫系化合物（chalcogenide)。下電極82及上 電極84之材質可以由碳、鉬及氮化鈦之族群中被選出，而 硫系化合物可以由碌、石西、錄及錄之族群中被選出。 各可程式胞80係位於介電層中所形成之具有第一摻雜 區及第二摻雜區之栓塞70上，栓塞7〇之第一摻雜區及第二 摻雜區係分別與内埋位元線2 0及可程式胞§ 〇鄰近接合。在 操作上，各栓塞7 0將用以預防接合面擊穿現象之發生，並 且因此減少記憶元件1 〇 〇中之支付流出。 本發明上述實施例所揭露之記憶元件及製造方法，瑞 實可以防止接合面擊穿現象之發生。

1221020 _案號91137081_年月日__ 五、發明說明（5) 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍内，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者為 準。

第10頁 1221020 _案號91137081_年月曰 修正_ 圖式簡單說明 【圖式簡單說明】 第1 A〜1 C圖繪示乃依照本發明之較佳實施例之記憶胞 之製造方法的流程圖。 第2圖繪示乃依照本發明之一實施例之記憶元件的剖 面圖。 圖式標號說明 10 :半導體基板 2 0 ··摻雜層（内埋位元線） 拳 3 0 :介電層 40 :溝槽 5 0 ··第一摻雜區 6 0 ·•第二摻雜區 70 :栓塞 8 0 :可程式胞 82 :下電極 8 4 :相變化層 86 :上電極 1 0 0 :記憶元件

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Claims (1)

1. 修正 1221020 案號 91137081 六、申請專利範圍 1 · 一種記憶元件之製造方法，包括·· 2義-第-摻雜物型之一半導體。基板； ;供一ί二摻雜物型之-摻雜層於該基板上 k供一介電層於該摻雜層上； 形成一栓塞於該介電層中； 摻雜該第二摻雜物型之摻雜物於該栓塞之整 中， ^雜該第-摻雜物型之摻雜物於 栓塞中；以及 ^ 提供一記憶胞於該栓塞上。 2.如申請專利範圍第1項所述之方法，其中 係一内埋位元線。 、 3·如申請專利範圍第1項所述之方法，JL中 一栓塞於該介電層中之步驟中又包括·· 八 形成一溝槽於該介電層中，以暴露該摻雜層 沈積多晶矽於該溝槽中。 4. 如申請專利範圍第丨項所述之方法，i中 於電能及劑量範圍分別約為3 5〜丨5 〇 k e v及3 〇! 3 1 (Patoms/cM之狀況了被摻雜該第二摻雜物型之 5. 如申請專利範圍第1項所述之方法，其中 於電能及劑曹範圍分別約為35〜15〇kev及5 X ι〇ΐ9 1 (Patoms/cm2之狀況了被摻雜該第一摻雜物型之 6. —種記憶元件之製造方法，包括： 定義一半導體基板； 個區域 物型之該 該摻雜層 於該形成 ;以及 該栓塞係 〜1 X 摻雜物。 該栓塞係 〜5 X 摻雜物。

   第12頁 1221020 曰 J务正 _tjfe 911j7n^ 六、申請專利範圍 提供一摻雜層於該基板上； 提供一介電層於該摻雜層上； 、形成複數個溝槽於該介電層中，且坊此忠 溝槽暴露該摻雜層； ^二溝槽之至少一 m該些溝槽中，以形成 中，供…推雜物型之換雜物之均勻分佈於ί些拾塞 些检Π 了 雜物於該第-糁雜物〜 些栓塞之上部；以及 作物1之摻雜物係破摻雜於該 形成複數個記憶胞於該些栓塞上。 ,7·如申請專利範圍第6項所述之方法，其中令株雜居 係一内埋位元線。 甲μ杉雜層 8 · —種記憶元件，包括： 一，一摻雜物型之一半導體基板； 一第二摻雜物型之一摻雜層，係形成於該基板上； 一介電層’係形成於該摻雜層上； 一检基’係形成於該介電層中，該栓塞具有該第二摻 雜物型之一楚 tA 區，主心★弟一摻雜區及該第一摻雜物型之一第二摻雜 品’且該第二摻雜區位於該第一摻雜區上；以及 一記憶胞，係形成於該栓塞上。 _ 9 ·如申請專利範圍第8項所述之記憶元件，其中該第 換雜物型係P型，且該第二摻雜物型係η型。 1 0 ·如申請專利範圍第8項所述之記憶元件，其中該

   1221020 _案號 9Π37081 六、申請專利範圍 曰 修正 栓塞係與該摻雜層鄰近接合。 11. 如申請專利範圍第1 0項所述之記憶元件，其中該 摻雜層係一内埋位元線。 12. 如申請專利範圍第1 0項所述之記憶元件，其中該 第一摻雜區係與該摻雜層鄰近接合。 13. 如申請專利範圍第8項所述之記憶元件，其中該 記憶胞係與該栓塞鄰近接合。 14. 如申請專利範圍第1 3項所述之記憶元件，其中該 第二摻雜區係與該記憶胞鄰近接合。

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