TW594945B - Flash memory cell and manufacturing method thereof - Google Patents

Description

594945 五、發明說明（1) [發明所屬之技術領域] 本發明是有關於一種非揮發性記憶體（Non-V〇lati le M e m o r y，N V Μ )元件，且特別是有關於一種快閃記憶胞及其 製造方法。 [先前技術] 快閃記憶體元件由於具有可多次進行資料之存入、讀 取、抹除等動作，且存入之資料在斷電後也不會消失之優 點，所以已成為個人電腦和電子設備所廣泛採用的一種非 揮發性記憶體元件。 典型的快閃記憶體元件係以掺雜的多晶矽製作浮置閘 極（Floating Gate)與控制閘極（Control Gate) ° 而且， 控制閘極係直接設置在浮置閘極上，浮置閘極與控制閘極 之間以介電層相隔，浮置閘極與基底間以穿隧氧化層 (Tunnel 0 x i d e )相隔，而形成所謂堆疊閘極快閃記憶胞。 請參照第1圖所繪示之習知堆疊閘極式快閃記憶胞 (Stack Gate Flash Memory Cell)之結構示意圖（美國專 利U S 6 2 1 4 6 6 8 )。習知的快閃記憶體是由p型基底1 0 0、深η 型井區1 0 2、ρ型口袋掺雜區1 0 4、堆疊閘極結構1 0 6、源極 區1 0 8、汲極區1 1 0、間隙壁1 1 2、内層介電層1 1 4、接觸窗 1 1 6與導線1 1 8 (位元線）所構成。堆疊閘極結構1 0 6是由穿 隧氧化層1 2 0、浮置閘極1 2 2、閘間介電層1 2 4、控制閘極 126與頂蓋層128所構成。深η型井區102位於ρ型基底100 中。堆疊閘極結構1 0 6位於ρ型基底1 0 0上。源極區1 0 8與汲 極區1 1 0位於堆疊閘極結構1 0 6兩側之ρ型基底1 0 0中。間隙

11492twf.ptd 第8頁 594945 五、發明說明（2) 壁1 1 2係位於堆疊閘極結構1 0 6之側壁上。p型口袋摻雜區 1 0 4位於深η型井區1 0 2中，且從汲極區1 1 〇延伸至堆疊閘極 結構106下方。内層介電層114位於ρ型基底100上。接觸窗 116穿過内層介電層114與ρ型基底100使汲極區110與ρ型口 袋摻雜區104短路連接在一起。導線118位於内層介電層 1 1 4上，並與接觸窗1 1 6電性連接。 在上述第1圖所示之快閃記憶胞中，導線1 1 8 (位元線） 經由接觸窗1 1 6連接導電型態不同汲極區1 1 0與ρ型口袋掺 雜區104。由於接觸窗116與汲極區110、ρ型口袋摻雜區 1 0 4之接觸並不是很好（接觸窗1 1 6與汲極區1 1 0為垂直式接 觸，兩者接觸面積小），因此在操作此記憶胞時（特別是在 對記憶胞進行讀取操作時）會造成汲極區1 1 0與ρ型口袋掺 雜區1 0 4之電阻值變大或不穩定，導致元件操作速度變 慢，而影響元件效能。 此外，在形成接觸窗1 1 6時，需要蝕刻内層介電層1 1 4 與ρ型基底100 ，以形成貫穿内層介電層114與汲極區110之 接觸窗開口 。由於，此接觸窗開口之高寬比很大，且需要 蝕刻兩種不同材質（氧化矽與矽），因此要控制接觸窗開口 之深度較為困難的，而增加了製程之困難度。而且，在後 段製程中，因為記憶胞區之接觸窗與周邊電路區之接觸窗 必須要分開形成，所以也會增加後段製程之複雜度。 [發明内容] 有鑑於此，本發明之一目的在於提供一種快閃記憶胞 及其製造方法，可以降低位元線與汲極區、Ρ型口袋摻雜

11492twf.ptd 第9頁 594945 五、發明說明（3) 區之接觸電阻值，以增加記憶胞之讀取電流，而能夠提升 快閃記憶體元件效能。 本發明之另一目的在於提供一種快閃記憶胞及其製造 方法，可以增加製程裕度，並減少製程步驟、製程成本及 時間。 有鑑於此，本發明提供一種快閃記憶胞，此記憶胞是 由第一導電型基底、設置於第一導電型基底中之第二導電 型井區、設置於第一導電型基底上之堆疊閘極結構，此堆 疊閘極結構由第一導電型基底起依序為穿隧氧化層、浮置 閘極、閘間介電層、控制閘極與頂蓋層、分別設置於堆疊 閘極結構兩側的第一導電型基底中之源極區與汲極區、設 置於第二導電型井區中，且從汲極區延伸至堆疊閘極結構 下方並與源極區相鄰之第一導電型口袋摻雜區、設置於堆 疊閘極結構側壁之間隙壁、設置汲極區中，貫穿汲極區與 第一導電型口袋摻雜區之接面的第一導電型摻雜區，且第 一導電型摻雜區與間隙壁相距一距離、設置於汲極區上， 並電性連接第一導電型摻雜區的接觸窗所構成。 本發明將第一導電型口袋摻雜區與汲極區短路連接在 一起，就可便於快閃記憶胞的讀取操作。而且利用第一導 電型摻雜區使汲極區與第一導電型口袋摻雜區連接在一 起，並使第一導電型摻雜區與間隙壁相距一距離（此距離 較佳是大於汲極區之深度），於是接觸窗與汲極區由原來 垂直式接觸改為水平式接觸，可以增加接觸窗與汲極區的 接觸面積，而能夠降低接觸窗與第一導電型口袋摻雜區、

11492twf.ptd 第10頁 594945 五、發明說明（4) 汲極區之間的電阻值，因此可以提升讀取速率，並提升元 件效能。 本發明提供一種快閃記憶胞之製造方法，此方法係先 提供第一導電型基底，並於此基底中形成第二導電型第一 井區與於基底上形成堆疊閘極結構。其中，堆疊閘極結構 由基底起依序為穿隧氧化層、浮置閘極、閘間介電層、控 制閘極與頂蓋層。然後，於預定形成汲極區之基底中形成 第一導電型口袋摻雜區，且第一導電型口袋摻雜區延伸至 堆疊閘極結構下方並與預定形成源極區之基底相鄰。接 著，於堆疊閘極結構兩側之基底中形成源極區與汲極區， 並於堆疊閘極結構之側壁形成間隙壁。然後，於汲極區中 形成一第一導電型摻雜區，此第一導電型摻雜區貫穿汲極 區與第一導電型口袋摻雜區之接面。接著，於基底上形成 一内層介電層，並移除部分内層介電層與間隙壁以形成接 觸窗開口 ，此接觸窗開口暴露出汲極區與第一導電型摻雜 區，並使第一導電型摻雜區與間隙壁相距一距離。之後， 於接觸窗開口中形成電性連接汲極區與第一導電型摻雜區 之接觸窗。 在上述之製造方法中，由於在汲極區中形成貫穿汲極 區與第一導電型口袋摻雜區使兩者短路連接在一起之第一 導電型摻雜區，而使接觸窗與汲極區由原來垂直式接觸改 為水平式接觸，因此可以增加接觸窗與汲極區的接觸面 積，而能夠降低接觸窗與第一導電型口袋摻雜區、汲極區

11492twf.ptd 第11頁 594945 五、發明說明（5) 之間的電阻值，因此可以提升讀取速率，並提升元件效 能。 而且，由於在汲極區中形成貫穿汲極區與第一導電型 口袋摻雜區使兩者短路連接在一起之第一導電型摻雜區， 因此並不需要形成貫穿汲極區與第一導電型口袋摻雜區之 接觸窗。於是，在形成接觸窗時，只需要蝕刻部分内層介 電層與部分間隙壁形成接觸窗開口 ，並不需要蝕刻兩種不 同材質（氧化矽與矽），因此要控制接觸窗開口之深度較為 容易，而可以簡化接觸窗之製程，並提升製程裕度。此 外，在後段製程中，因為記憶胞區之接觸窗與周邊電路區 之接觸窗可以同時形成，所以也可以簡化後段製程。 另外，本發明使堆疊閘極結構之間的距離縮小（亦即 源極區之寬度較小），使得形成於堆疊閘極結構之源極區 側的間隙壁相連而覆蓋住源極區，則在後續之製程中就可 以直接利用具有間隙壁之堆疊閘極結構作為自行對準罩 幕，形成貫穿汲極區與第一導電型口袋摻雜區之第一導電 型摻雜區，因此可以簡化製程。而且，間隙壁可為單層間 隙壁或雙層間隙壁。藉由形成兩層蝕刻選擇性不同之間隙 壁，並使外層之間隙壁的蝕刻選擇性與内層介電層之蝕刻 選擇性相同，於是在形成接觸窗開口時，可以直接以内層 的間隙壁作為蝕刻罩幕，而可以增加製程裕度。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下：

11492twf.ptd 第12頁 594945 五、發明說明（6) [實施方式] 第2 A圖為繪示本發明較佳實施例的快閃記憶胞之結構 剖面圖。第2 B圖與第2 C圖為分別繪示本發明其他實施例的 快閃記憶胞之結構剖面圖。在第2 B圖與第2 C圖中，構件與 第2圖相同者給予相同之標號，並省略其詳細說明 200 206 214 成c 222 成c 請參照第2圖，本發明之快閃記憶體是由p型基底 深η型井區2 0 2、p型口袋摻雜區2 0 4、堆疊閘極結構 源極區2 0 8、汲極區2 1 0、間隙壁2 1 2、内層介電層 接觸窗216、導線2 18(位元線）與ρ型摻雜區2 3 0所構 堆疊閘極結構2 0 6是由穿隧氧化層2 2 0、浮置閘極 閘間介電層2 2 4、控制閘極2 2 6與閘極頂蓋層2 2 8所構 深η型井區2 0 2位於ρ型基底2 0 0中。堆疊閘極結構20 6 位於ρ型基底2 0 0上。源極區2 0 8與汲極區2 1 0位於堆疊閘極 結構2 0 6兩側之ρ型基底2 0 0中。ρ型口袋摻雜區2 0 4位於深η 型井區2 0 2中，且從汲極區2 1 0側延伸至堆疊閘極結構2 0 6 下方而靠近源極區2 0 8側。 間隙壁2 1 2設置於堆疊閘極結構2 0 6之側壁。間隙壁 2 1 2例如是由間隙壁2 1 2 a與間隙壁2 1 2 b所構成。間隙壁 2 1 2 a與間隙壁2 1 2 b之材質例如是具有不同之蝕刻選擇性。 間隙壁2 1 2 b之材質的姓刻選擇性例如是與内層介電層之I虫 刻選擇性類似。其中，在源極區2 0 8側的間隙壁2 1 2 b相連 而覆蓋住源極區2 0 8。 内層介電層214位於ρ型基底200上。接觸窗216設置於

11492twf.ptd 第13頁 594945 五、發明說明（7) 内層介電層2 1 4中，而使電性連接汲極區2 1 0。導線2 1 8位 於内層介電層214上，並與接觸窗216電性連接。p型摻雜 區230設置於汲極區210中，並貫穿汲極區210與p型口袋摻 雜區之接面，且P型摻雜區與間隙壁21 2a相距一距離2 3 2。 其中，此距離2 3 2例如是大於汲極區2 1 0之深度。 本發明將P型口袋摻雜區2 0 4與汲極區2 1 0短路連接在 一起，就可便於快閃記憶胞的讀取操作，而且利用p型摻 雜區230使汲極區210與p型口袋摻雜區204連接在一起，且 p型摻雜區與間隙壁2 1 2 a相距一距離2 3 2，於是接觸窗2 1 6 與汲極區2 1 0由原來垂直式接觸改為水平式接觸，可以增 加接觸窗2 1 6與汲極區2 1 0的接觸面積，而能夠降低接觸窗 216與p型口袋摻雜區、汲極區210之間的電阻值，因此可 以提升讀取速率，並提升元件效能。 在本發明之上述實施例中，間隙壁2 1 2係以具有兩層 結構（間隙壁2 1 2 a與間隙壁2 1 2 b )，且源極區2 0 8側的間隙 壁2 1 2 b相連而覆蓋住源極區2 0 8為例做說明。當然本發明 之快閃記憶胞也可以如第2 B圖所示，源極區2 0 8側的間隙 壁2 1 2 b並未覆蓋住源極區2 0 8。但是，p型摻雜區2 3 0仍與 間隙壁2 1 2 b相距一距離2 3 2。此外，本發明之快閃記憶胞 也可以如第2 C圖所示，間隙壁2 1 2為單層結構，且p型摻雜 區2 3 0與間隙壁2 1 2相距一距離2 3 2。因此，本發明之快閃 記憶胞並不限於間隙壁2 1 2之型態，只要p型摻雜區2 3 0與 間隙壁2 1 2相距一距離2 3 2，且此距離2 3 2例如是大於汲極 區2 1 0之深度，即可達成本發明之功效。

11492twf.ptd 第14頁 594945 五、發明說明（8) 接著，說明本發明之快閃記憶胞之製造方法。第3 A圖 至第3 I圖所示為根據本發明一較佳實施例之一種快閃記憶 體的製造剖面圖。在此係以雙反或閘式（B i N 0 R )型陣列快 閃記憶體為例，且其結構係為如第2 A圖所示之結構。 首先請參照第3 A圖，提供一 p型基底3 0 0，此p型基底 3 0 0已形成元件隔離結構（未圖示），此元件隔離結構成條 狀的佈局，並用以定義出主動區。形成元件隔離結構例如 是區域氧化法（Local Oxidation，LOCOS)或淺溝渠隔離法 (Shallow Trench Isolation ，STI) 〇 接著，在p 型基底 300中形成深n型井區302。之後，於p型基底300表面形成 一層氧化層304，做為穿隧氧化層之用，氧化層304之形成 方法例如是熱氧化法，其厚度例如是9 0埃至1 0 0埃左右。 接著，於氧化層304上形成一層導體層（未圖示），其材質 例如是摻雜的多晶矽，此導體層之形成方法例如是利用化 學氣相沈積法形成一層未掺雜多晶矽層後，進行離子植入 步驟以形成之，且此導體層之厚度例如是8 0 0埃左右。然 後將此導體層圖案化，而形成條狀之導體層3 0 6，此導體 層306係位於主動區上方。 接著，請參照第3 B圖。依序於基底3 0 0上形成一層閘 間介電層3 0 8、一層導體層3 1 0與一層頂蓋層3 1 2。閘間介 電層3 0 8之材質例如是氧化矽/氮化矽/氧化矽等，且其厚 度例如是6 0埃/ 7 0埃/ 6 0埃左右，閘間介電層3 0 8之形成方 法例如是低壓化學氣相沈積法。當然，此閘間介電層3 0 8 之材質也可以是氧化矽層、氧化矽/氮化矽層等。導體層

11492twf.ptd 第15頁 594945 五、發明說明（9) 3 1 0之材質例如是摻雜的多晶矽，且其厚度例如是2 0 0 0埃 左右，導體層3 1 0之形成方法例如是以臨場（I η - S i t u )摻雜 離子之方式，利用化學氣相沈積法以形成之。當然導體層 3 1 0之材質也可以例如是多晶矽化金屬（Ρ ο 1 y c i d e )，多晶 矽化金屬之形成步驟包括先形成一層多晶矽層後，在於此 多晶石夕層上形成一層金屬石夕化物層。而金屬石夕化物層之材 質例如是矽化鎳、矽化鎢、矽化鈷、矽化鈦、矽化鉑、矽 化鈀等。頂蓋層3 1 2之材質包括蝕刻選擇性與後續形成之 内層介電層具有不同蝕刻選擇性者，其例如是氮化矽、其 厚度例如是1 5 0 0埃左右，頂蓋層3 1 2之形成方法例如是化 學氣相沈積法。 接著，請參照第3C圖，利用罩幕（未圖示）將此頂蓋層 312、導體層310圖案化，用以定義出頂蓋層312a與做為控 制閘極之用的導體層3 1 0 a，在定義導體層3 1 ◦ a的同時，繼 續以相同的罩幕定義閘間介電層3 0 8、導體層3 0 6與氧化層 3 〇 4，使其分別形成閘間介電層3 0 8a和導體層3 0 6 a與氧化 層3 0 4 a，其中導體層3 0 6 a係做為浮置閘極之用。亦即，快 閃記憶胞的堆疊閘極結構3 1 4係由圖示之頂蓋層3 1 2 a、導 體層（控制閘極）3 1 0 a、閘間介電層3 0 8 a、導體層（浮置閘 極）3 0 6 a與氧化層3 0 4 a (穿隧氧化層）的堆疊結構所構成。 接著請參照第3 D圖，於整個基底3 0 0上形成一層圖案 化光阻層3 1 6 ，此圖案化光阻層3 1 6暴露預定形成汲極區的 區域。然後，進行一口袋（Ρ 〇 c k e t )離子植入步驟，以堆疊 閘極結構3 1 4與圖案化光阻層3 1 6為罩幕，於堆疊閘極結構

11492twf. pt.d 第16頁 594945 五、發明說明（ίο) 3 1 4 —側靠近汲極區之基底3 0 0中的深η型井區1 0 6植入摻 質，以形成Ρ型口袋摻雜區3 1 8。植入摻質之方法包括傾斜 角離子植入法，例如是以0度至1 8 0度之傾斜角植入摻質。 因此，ρ型口袋摻雜區3 1 8從預定形成汲極區之區域延伸至 堆疊閘極結構3 1 4之下方，並與預定形成源極區之區域相 鄰。 接著請參照第3 Ε圖，移除圖案化光阻層3 1 6後，進行 一熱製程，此熱製程例如是在9 0 0 °C左右之溫度下，於含 氧氣之環境中進行摻質之驅入（D r i v e - i η )。接著，以堆疊 閘極結構3 1 4為罩幕，進行一離子植入製程，於堆疊閘極 結構3 1 4兩側之基底3 0 0中植入摻質，以形成汲極區3 2 0與 源極區3 2 2。植入之換質例如是η型離子。 接著請參照第3 F圖，於堆疊閘極結構3 1 4之側壁形成 間隙壁3 2 4 a，間隙壁3 2 4 a之形成步驟例如是先形成一層絕 緣層（未圖示），此絕緣層之材質包括蝕刻選擇性與後續形 成之内層介電層具有不同蝕刻選擇性者，其例如是氮化 矽，然後利用非等向性蝕刻法移除部分絕緣層已於堆疊閘 極結構3 1 4之側壁形成間隙壁3 2 4 a。接著再於具有間隙壁 3 2 4 a之堆疊閘極結構3 1 4之側壁形成間隙壁3 2 4 b，間隙壁 3 2 4 b之形成步驟例如是先形成一層絕緣層（未圖示），此絕 緣層之材質包括蝕刻選擇性與後續形成之内層介電層之蝕 刻選擇性類似者，其例如是氧化矽，然後利用非等向性蝕 刻法移除部分絕緣層已於具有間隙壁3 2 4 a之堆疊閘極結構 3 1 4之側壁形成間隙壁3 2 4 b。而且，兩堆疊閘極結構3 1 4之

11492twf.ptd 第17頁 ^>94945 五、發明說明（11) 間的距離較小（亦即源極區3 2 2之寬度較小），使得堆叠問 極結構3 1 4在源極區3 2 2側之間隙壁3 2 4 b相連而覆蓋住^源甲極 區3 2 2 ，則在後續之製程中就可以直接利用具有間隙壁、 3 2 4b之堆疊閘極結構3 14作為自行對準罩幕。當然，$發 明之間隙壁也可以如上述之第2 B圖所示，源極區側之間隙 土並未覆蓋住源極區。或如第2 C圖所示，間隙壁為單層择 接著請參照第3 G圖，於整個基底3 0 0上形成一層圖案 化光阻層3 2 6，此圖案化光阻層3 2 6暴露出汲極區3 2 0。二 後’以圖案化光阻層3 2 6與間隙壁32 4 a、間隙壁3 2 4b為^ 幕，進行一離子植入製程，汲極區3 2 0中植入摻質，以形 成一 P型摻雜區328，其中p型摻雜區328貫穿汲極區32〇 % 型口袋摻雜區218之接面而使兩者短路連接在一起。 、 汲極區3 2 0與源極區3 2 2。植入之摻質例如是二氟化硼 (BF 2 )離子。當然，在本發明中，由於堆疊閘極結構3 j 4在 源極區3 2 2側之間隙壁3 2 4 b相連而覆蓋住源極區3 2 2，因此 也可以不形成圖案化光阻層，而直接利用具有間隙壁3 2 4 b 之堆疊閘極結構3 1 4作為自行對準罩幕，而形成p型摻雜區 3 2 8。 。° 接著請參照第3 Η圖，移除圖案化光阻層3 2 6後，於基 底300上形成一内層介電層33〇 ，内層介電層33〇之材質例 如是删填石夕玻璃（BPSG)或磷矽玻璃（PSG)，形成内層介電 層3 3 0之方法例如是化學氣相沈積法。然後進行平坦化擎 % 程（例如回蝕刻法、化學機械研磨法（Chemical 、

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594945 五、發明說明（12)

Mechanical Polishing))，使内層介電層330之表面平坦 化。然後圖案化内層介電層3 3 0以形成暴露汲極區3 2 0與p 型摻雜區3 2 8之開口 3 3 2。由於，間隙壁3 2 4 a之材質與内層 介電層3 3 0之材質具有不同蝕刻選擇性，而間隙壁3 2 4 b之 材質與内層介電層3 3 0之材質具有類似蝕刻選擇性。因 此’開口 3 3 2所暴露之間隙壁3 2 4 b也會被移除，而使p型摻 雜區3 2 8與間隙壁3 2 4 a (或殘留下之間隙壁3 2 4 b )相距一距 離3 34 〇 d W円形成與p型摻雜 接著請參照第3 I圖，於開 …p二e 3 2 8、汲極區3 2 0電性連接之接觸窗3 3 6，接觸窗3 3 6之材質 例如是鎢金屬。接觸窗3 3 6之形成方法例如是於開口 3 3 2内 填入導體材料以形成之。之後，於内層介電層33〇上形成 與接觸窗3 3 6電性連接之導線3 3 8。導線3 3 8之形成方法例 如疋於基底3 0 0上形成導體層（未圖示）後，進行微影蝕刻 v驟而形成條狀之導線3 3 8。後續完成快閃記情體之激兹 為習知技藝者所周知，在此不再贅述。 體之製程 在上述之製造方法中’由於在汲極區中形成貫穿 沒極區3 2 0與p型口袋摻雜區使兩者短路連接在一起之p型 推雜區3 2 8，而使接觸窗3 3 6與汲極區3 2〇由原來垂直式接 觸改為水平式接觸，因此可以增加接觸窗3 3 6'與汲極;32〇 的接觸面積，而能夠降低接觸窗3 3 6與p型口袋換雜區 3U、汲極區3 2 0之間的電阻值，因此可以提^ 4公二 並提升元件效能。 而且’由於在沒極區3 2 0中形成貫穿汲極區32()與？型

594945 五、發明說明（13) 口袋摻雜區318使兩者短路連接在一起之p型摻雜區328， 因此並不需要形成貫穿汲極區320與p型口袋摻雜區318之 接觸窗3 3 6。於是，在形成接觸窗3 3 6時，只需要蝕刻部分 内層介電層3 3 0與部分間隙壁3 2 4 b形成接觸窗開口 3 3 2，並 不需要蝕刻兩種不同材質（氧化矽與矽），因此要控制接觸 窗開口 3 3 6之深度較為容易，而可以簡化接觸窗3 3 6之製 程，並提升製程裕度。此外，在後段製程中，因為記憶胞 區之接觸窗.與周邊電路區之接觸窗可以同時形成，所以也 可以簡化後段製程。 另外，本發明使堆疊閘極結構3 1 4之間的距離縮小（亦 即源極區3 2 2之寬度較小），使得形成於堆疊閘極結構3 1 4 之源極區3 2 2側的間隙壁3 2 4 b相連而覆蓋住源極區3 2 2，則 在後續之製程中就可以直接利用具有間隙壁3 2 4 b之堆疊閘 極結構3 14作為自行對準罩幕，形成貫穿汲極區3 2 0與p型 口袋摻雜區3 1 8之p型摻雜區3 2 8，因此可以簡化製程。 而且，間隙壁可為單層間隙壁或雙層間隙壁。藉由形 成兩層蝕刻選擇性不同之間隙壁，並使外層之間隙壁的蝕 刻選擇性與内層介電層之蝕刻選擇性相同，於是在形成接 觸窗開口時，可以直接以内層的間隙壁作為蝕刻罩幕，而 可以增加製程裕度。 此外，上述實施例係以p型通道快閃記憶胞為例作說 明，當然本發明也可以適用於η型通道快閃記憶胞。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精

11492twf. pt.d 第20頁 594945 五、發明說明（14) 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。 11492twf.ptd 第21頁 594945 圖式簡單說明 第1圖所繪示為習知一種快閃記憶胞之結構剖面圖。 第2 A圖至第2 C圖所繪示為本發明之快閃記憶胞之結構 剖面圖。 第3 A圖至第3 I圖所繪示為本發明之快閃記憶胞的製造 流程剖面圖。 圖式之標號說明： 100 〜200 ' 300 ：基底 102、202 > 3 0 2 ··深 η 型井區 104、204、318 :ρ型口袋摻雜區 1 0 6、2 0 6、3 1 4 :堆疊閘極結構 1 0 8、2 0 8、3 2 2 :源極區 110、210、320 :汲極區 112 、212 、212a 、212b 、324a 、324b ：間隙壁 114 、214 、 330 :内層介電層 116、216、336 :接觸窗 1 1 8、2 1 8、3 3 8 :導線 120、220 :穿隧氧化層 1 2 2、2 2 2 :浮置閘極 1 2 4、2 2 4 :閘間介電層 1 2 6、2 2 6 :控制閘極 128、228、312、312a :頂蓋層 230、328 : p型摻雜區 232 、334 :距離 304 、 304a 、 308 、 308a :介電層

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Claims (1)

1. 594945 六、申請專利範圍 1 . 一種快閃記憶體胞，包括： 一第一導電型基底； 一第二導電型第一井區，設置於該第一導電型基底 中； 一堆疊閘極結構，設置於該第一導電型基底上，該堆 疊閘極結構由該第一導電型基底起依序為一穿隧氧化層、 一浮置閘極、一閘間介電層、一控制閘極與'一頂蓋層； 一源極區與一汲極區，分別設置於該堆疊閘極結構兩 側的該第一導電型基底中； 一第一導電型口袋摻雜區，設置於該第二導電型第一 井區中，從該汲極區延伸至該堆疊閘極結構下方並與該源 極區相鄰； 一間隙壁，設置於該堆疊閘極結構側壁； 一第一導電型摻雜區，設置該汲極區中，貫穿該汲極 區與該第一導電型口袋摻雜區之接面，該第一導電型摻雜 區與該間隙壁相距一距離；以及 一接觸窗，設置於該汲極區上，並電性連接該第一導 電型摻雜區。 . 2 .如申請專利範圍第1項所述之快閃記憶胞，其中該 第一導電型基底包括p型基底。 3 .如申請專利範圍第1項所述之快閃記憶胞，其中該 第二導電型第一井區包括深η型井區。 4 .如申請專利範圍第1項所述之快閃記憶胞，其中該 第一導電型口袋摻雜區包括ρ型口袋摻雜區。

   11492twf.ptd 第24頁 594945 六、申請專利範圍 5 .如申請專利範圍第1項所述之快閃記憶胞，其中該 第一導電型摻雜區包括p型摻雜區。。 6 .如申請專利範圍第1項所述之快閃記憶胞，其中該 源極區與該汲極區係摻雜η型離子。 7.如申請專利範圍第1項所述之快閃記憶胞，其中該 汲極區與該第一導電型口袋摻雜區係以一電性短路連接一 起0 8 .如申請專利範圍第1項所述之快閃記憶胞，其中該 第一導電型掺雜區與該間隙壁相距之該距離大於該汲極區 之深度。 9. 一種快閃記憶胞之製造方法，該方法包括下列步 驟： 提供具有第一導電型之一基底； 於該基底中形成一第二導電型第一井區； 於該基底上形成一堆疊閘極結構，該堆疊閘極結構由 該基底起依序為一穿隧氧化層、一浮置閘極、一閘間介電 層、一控制閘極與一頂蓋層； 於預定形成一汲極區之該基底中形成一第一導電型口 袋摻雜區，且該第一導電型口袋摻雜區延伸至該堆疊閘極 結構下方並與預定形成一源極區之該基底相鄰； 於該堆疊閘極結構兩側之該基底中形成該源極區與該 >及極區； 於該堆疊閘極結構之側壁形成一間隙壁； 於該汲極區中形成一第一導電型摻雜區，該第一導電

   11492twf.ptd 第25頁 594945 六、申請專利範圍 型摻雜區貫穿該汲極區與該第一導電型口袋摻雜區之接 面； 於該基底上形成一内層介電層； 移除部分該内層介電層與該間隙壁以形成一開口 ，該 開口暴露出該汲極區與該第一導電型摻雜區，並使該第一 導電型摻雜區與該間隙壁相距一距離；以及 於該開口中形成一接觸窗，該接觸窗電性連接該第一 導電型摻雜區。 1 0 ·如申請專利範圍第9項所述之快閃記憶胞之製造方 法，其中該第一導電型摻雜區與該間隙壁相距之該距離大 於該汲極區之深度。 1 1 .如申請專利範圍第9項所述之快閃記憶胞之製造方 法，其中於該汲極區中形成該第一導電型摻雜區之步驟中 包括： 於該基底上形成一罩幕層，此罩幕層具有一開口暴露 出該 >及極區， 以該罩幕層與該間隙壁為自行對準罩幕於該汲極區側 的該基底中形成該第一導電型摻雜區；以及 移除該罩幕層。 1 2 .如申請專利範圍第1 1項所述之快閃記憶胞之製造 方法，其中於該堆疊閘極結構之側壁形成該間隙壁之步驟 包括： 於該堆疊閘極結構之側壁形成一第一間隙壁； 於具有該第一間隙壁之該堆疊閘極結構的側壁形成一

   11492twf.ptd 第26頁 594945 六、申請專利範圍 第二間隙壁。 1 3 .如申請專利範圍第1 2項所述之快閃記憶胞之製造 方法，其中移除部分該内層介電層與該間隙壁以形成該開 口之步驟中，包括移除部分該第二間隙壁，並使該第一導 電型摻雜區與該第二間隙壁相距該距離。 1 4 .如申請專利範圍第1 2項所述之快閃記憶胞之製造 方法，其中移除部分該内層介電層與該間隙壁以形成該開 口之步驟中，包括移除該第二間隙壁，並使該第一導電型 摻雜區與該第一間隙壁相距該距離。 1 5 .如申請專利範圍第9項所述之快閃記憶胞之製造方 法，其中於該堆疊閘極結構之側壁形成該間隙壁之步驟 中，該源極區上方之該間隙壁彼此相連。 1 6 .如申請專利範圍第1 5項所述之快閃記憶胞之製造 方法，其中於該汲極區中形成該第一導電型摻雜區之步驟 中，包括以具有該間隙壁之該對堆疊閘極結構為自行對準 罩幕，於該汲極區之該基底中形成該第一導電型掺雜區。 1 7 .如申請專利範圍第1 1項所述之快閃記憶胞之製造 方法，其中於該堆疊閘極結構之側壁形成該間隙壁之步驟 包括： 於該堆疊閘極結構之側壁形成一第一間隙壁； 於具有該第一間隙壁之該堆疊閘極結構的側壁形成一 第二間隙壁，且該源極區上方之該第二間隙壁彼此相連。 1 8 .如申請專利範圍第1 7項所述之快閃記憶胞之製造 方法，其中該汲極區中形成該第一導電型摻雜區之步驟

   11492twf. pt.d 第27頁 594945 六、申請專利範圍 中，包括以具有該第二間隙壁之該對堆疊閘極結構為自行 對準罩幕，於該汲極區之該基底中形成該第一導電型摻雜 區。 1 9.如申請專利範圍第1 1項所述之快閃記憶胞之製造 方法，其中於預定形成該汲極區之該基底中形成該第一導 電型口袋摻雜區之步驟包括： 於該基底上形成一第一圖案化光阻層，該第一圖案化 光阻層暴露預定形成該汲極區之該基底； 進行一第一 口袋植入步驟，於預定形成該汲極區之該 基底中形成該第一導電型口袋摻雜區；以及 移除該第一圖案化光阻層。 2 0 .如申請專利範圍第1 9項所述之快閃記憶胞之製造 方法，其中該第一口袋植入步驟包括一傾斜角離子植入 法0

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