TW591887B - Ring oscillator having a stable output signal without influence of MOS devices - Google Patents

Description

591887 五、發明說明（1) -- 發明所屬之技術領域 本發明提供一種環狀震盡器，尤指一種輸出時脈不 受金屬氧化半導體之元件特性影響的環狀震盪器。 先前技術 在現代化的資訊社會，用來處理數位資料的數位系 統’都要使用時脈來統一、協調數位資料傳播、處理^ 時序過程，所以用來產生時脈的震盪器已經成為^代數 位電路中最重要的基礎電路之一。另外，一般的通訊系 統、光碟機、硬碟機等的訊號處理電路中，也經常 鎖相回路（phase lock loop，PLL)中運用到壓控震盈^ (Voltage-Controlled Oscillator, VC0)，以便用電壓 來控制壓控震盪器產生時脈的週期、頻率。隨著數位訊 號傳播、處理的速度加快，能產生高頻（短週期）時脈 的震遭器，也成為業者研發的重點之一。 請參閱圖一，圖一為習知環狀震盪器1 〇的示意圖。 環狀震盪器10包含有複數個延遲單元（圖一顯示三個延 遲單元1 2 a、1 2 b、1 2 c作代表），其係以串接方式形成一 迴路（closed loop)，延遲單元12a、12b、12c的運作 類似於反相器（inverter)，用來使輸入端IPl、IP2、 IP3與相對應輸出端0P1、〇P2、〇P3的訊號對應相反的邏

591887 五、發明說明（2) 輯準位，舉例來說，當輸入端I P1為高準位時，則相對應 輸出端則為低準位，相反地，當輸入端I p i為低準位時， 則相對，輸出端則為高準位。環狀震I器1 〇的操作簡述 如下，當延遲單元12 a的輸入端IP 1為高準位時，延遲單 元12a的輸出端ορι則為低準位，由於延遲單元12a之輸出 端0P1係連接於延遲單元12 b之輸入端IP2，因此延遲單元 12b之輸入端IP2成為低準位，而使延遲單元12t)之輸出端 0P 2成為高準位。同樣地，由於延遲單元丨2 b之輸出端〇p2 係連接於延遲單元12c之輸入端IP3,因此延遲單元12c之 輸入端IP3會成為低準位而驅使延遲單元12(：之輸出端〇p3 對應於低準位，請注意，延遲單元丨2c之輸出端〇p3係連 接^延遲單元丨2 a之輸入端ip卜且輸入端ip 1的初始狀態 為高準位，然而，當延遲單元12a、12b、12c均運作後會 因為迴路的連接方式而使延遲單元12a之輸入端ip丨轉變 為低準位。若每一延遲單元l2a、l2b、l2c之輸出端接收 到輸入訊號至與輸入端輸出反相輸出訊號之間需要一延 遲時間Td，因此，由上面敘述可知每一延遲單元12a、 12b、12c之輸出端與輸入端的訊號準位每隔三段延遲時 ，3 * T d後會產生準位轉變（ievei transiti〇n)，亦即 f低準位互換’所以環狀震盪器1 0所產生的震盪時脈訊 就Fo的巧期即為6*Td。此外，控制電壓Vc可用來調整每 一延遲單元12a、12b、12c的延遲時間Td，因此經由控制 電壓Vc的電壓值調整即可控制環狀震盪器丨〇輸出之時脈 訊號Fo的週期。

第7頁 591887 五、發明說明（3) 請參閱圖二，圖二為圖一所示之延遲單元1 2a的示意 圖。延遲單元1 2a包含有複數個p型金屬氧化半導體電晶 體(p-channe 1 metal oxide semi conductor transistor, PMOS transistor) 14a、14b，以及複數個 n型金屬氧化半導體電晶體（n-channel metal oxide serai conductor transistor, NMOS transistor) 16a、 16b’電晶體14a、14b、16a、16 W系經由互補金屬氧化半 導體（CMOS)製程所形成，其中電晶體14a、16a係為互 相匹配（match)而對應相同的元件特性，例如相同的參 雜濃度（doping concentration)，相同的通道寬度/長 度比例（W/L ratio)等，此外，電晶體14b、16b亦為互 相匹配。電晶體14a、16a係用來做為電流源（current source)，亦即電晶體14a、16a係操作於飽和區 (saturation)，因此當一控制電壓Vcl輸入電晶體14a 的閘極（gate)時會產生一固定的參考電流11，其電流 方向為電壓源Vdd(高電壓準位）流向電晶體i4b，同樣 地，當一控制電壓V c 2輸入電晶體1 6 a的閘極時會產生一 固定的參考電流I 2，其電流方向為電晶體1 6 b流向電壓源 Vss (低電壓準位）。延遲單元i2a的操作簡述如下，若 輸入端I P1為高準位，因此電晶體1 6 b開啟而電晶體1 4 b係 為關閉’因此參考電流I 2會對輸出端〇p 1進行放電 (discharging)而使其為低準位，如前所述，當延遲單 元1 2 c操作時會使延遲單元1 2 a的輸入端I p 1產生位準轉

591887 五、發明說明（4)

變，因此當輸入端I P1由高準位轉變為低準位後，電晶體 1 4b開啟而電晶體1 6b係為關閉，所以參考電流11開始對 輸出端0P1進行充電（charging)而使其為高準位，亦即 電晶體14b、16 b係用來做為開關電路以依據輸入知的 電壓準位決定輸出端0P1需進行充電或放電而使輸出端 0P1的電壓準位與輸入端I P1的電壓準位相反。此外，參 考電流II、12的大小會影響延遲時間Td’當參考電流II 的電流值較大，則參考電流11提升輸出端0P1之電壓的速 度越快，同樣地，當參考電流I 2的電流值較大，則參考 電流I 2降低輸出端OP 1之電壓的速度亦越快，而參考電流 I 1、I 2的大小係由控制電壓V c 1、Vc 2所調整，所以如圖 一所示，控制電壓Vc可用來調整延遲時間Td而改變時脈 訊號Fo的週期。

然而’對於電晶體14a、16 a而言，其元件特性會隨 著環境溫度’電壓源V d d、V s s等因素而產生變動，舉例 來說’當環境溫度上升時，電晶體14a、16a中電子的遷 移率（mobility)較大，因此於相同閘極—源極偏壓下， 參考電流I卜12的電流值會隨著環境溫度上升而增加， 因此造成時脈號F 〇的週期變短，相反地，當環境溫度 降低時’電晶體1 4 a、1 6 a中電子的遷移率較小，因此於 1同閘極-源極偏壓下，參考電流12的電流值會隨著 環i兄溫度降低而減少’因此造成時脈訊號F〇的週期變 長，所以，環境溫度的變動會造成習知環狀震盪器丨〇輸

第9頁 591887 五、發明說明（5) 出的時脈訊號F 〇不穩，亦即時脈訊號F 〇的頻率會偏離預 定值。另外，當電壓源Vdd、Vss的電壓值不穩定而產生 變動時，亦會造成閘極-源極偏壓改變而使參考電流I卜 I 2的電流值改變，同樣地，時脈訊號Fo的週期亦會隨之 變動而偏離預定值，總而言之，電晶體1 4 a、1 6 a本身的 元件特性會影響時脈訊號Fo的頻率而使習知環狀震盪器 1 0無法產生穩定的時脈訊號Fo。 發明内容 因此本發明之主要目的在於提供一種輸出時脈不受 金屬氧化半導體之元件特性影響的環狀震盪器，以解決 上述問題。 本發明之申請專利範圍提供一種環狀震盪器（r i ng oscillator)之偏壓電路，用來驅動該環狀震盪器輸出 一預定週期之時脈訊號。該環狀震盪器包含有複數個延 遲單元（delay cell)，其係以串接方式連接兩相鄰延 遲單元之輸出端與輸入端，且該複數個延遲單元中第一 個延遲單元之輸入端係電連接於該複數個延遲單元中最 後一個延遲單元之輸出端。每一延遲單元包含有一第一 驅動電晶體用來輸出一第一偏壓電流以驅動該延遲單元 之輸出端之電壓對應於一第一邏輯準位，一第二驅動電 晶體用來輸出一第二偏壓電流以驅動該延遲單元之輸出

第10頁 591887 五、發明說明（6) 端之電壓對應於一第二邏輯準位，以及一開關電路，電 連接於該第一電晶體與該第二電晶體，用來依據該延遲 單元之輸入端之電壓決定該延遲單元之輸出端係電連接 於該第一驅動電晶體或該第二驅動電晶體。該偏壓電路 包含有至少一第一負載單元，其包含有至少一 ρ-η接面 (p-n junction)，至少一第二負載單元，其包含有至 少一 p-n接面，該第二負載單元之p-n接面之面積不等於 該第一負載單元之P-n接面之面積，一第一參考電路，至 少一電阻，電連接於該第二負載單元之ρ - η接面，以及一 第二參考電路。該第一參考電路包含有一第一電流鏡電 路，電連接於該第一負載單元之p-n接面，以及一第二電 流鏡電路，對稱於該第一電流鏡電路，並以電流鏡方式 連接於該第一電流鏡電路而使第一、二電流鏡電路可分 別輸出相同電流至第一、二負載單元。該第二參考電路 係以電流鏡方式連接於該第一參考電路，用來使該第二 參考電路傳輸之電流與該第一、二電流鏡電路傳輸之電 流對應一第一預定比例。該第一參考電路係以電流鏡方 式連接每一延遲單元之第一驅動電晶體以控制該第一偏 壓電流與該第一、二電流鏡電路傳輸之電流對應一第二 預定比例，以及該第二參考電路係以電流鏡方式連接每 一延遲單元之第二驅動電晶體以控制該第二偏壓電流與 該第一、二電流鏡電路傳輸之電流對應一第三預定比 例0

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實施方式 請參閱圖三，圖三為本發明環狀震盪器3〇的電路示 意圖。環狀震盪器30包含有一偏壓電路32以及複數個延 遲單元（delay cell) 34。每一延遲單元34係以串接方 式形成一迴路’延遲單元34包含有複數個電晶體36a、 36b、38a、38b、40，其中電晶體36a、36b係為p型金屬 氧化半導體電晶體，而電晶體38a、38b、40係為η型金屬 乳化半導體電晶體，而電晶體4 0之源極與没極互相電連 接，因此電晶體4 0之閘極與源極與汲極之間具有一氧化 層’因此電晶體40的運作等效於一電容（capac it or)。 偏壓電路32包含有複數個電晶體42a、42b、44a、44b、 46、48，兩雙載子接面電晶體（bipolar junction transistor, BJT) 50、52，以及一電阻 54。本實施例 中，電晶體4 2 a、4 2 b、4 4 a、4 4 b、4 6、4 8均操作於飽和 區（saturation region)，且電晶體42a、42b互相匹配 而對應相同元件特性，以及電晶體4 4 a、4 4 b亦互相匹配 而對應相同元件特性，電晶體44a之閘極分別電連接於其 汲極與電晶體44b之閘極，因此形成一電流鏡（current mirror)，同樣地，電晶體42a、42b、4 6亦形成電流鏡 的連接方式。此外，每一延遲單元3 4與偏壓電路之間亦 包含有電流鏡的連接方式，例如電晶體3 6 a與電晶體4 2 b 之間的連接，以及電晶體38b與電晶體48之間的連接。偏 壓電路3 2的運作敘述如下，於本實施例中，雙載子接面

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電晶體50、52係為p-n-p型，其射極（emitter)與基極 (base)之間的Ρ —η接面面積不相同，因此兩者的射極— 基極跨壓Vb不同’其中雙載子接面電晶體5〇的射極盘基 極之間的ρ-η接面面積小於雙載子接面電晶體52的射極盥 基極之間的p-η接面面積，所以當雙載子接面電晶體5〇、 5 2均導通相同電流時’雙載子接面電晶體5 〇之射極—基極 跨壓Vbe會大於雙載子接面電晶體52之射極-基極跨壓Vbe， 由於電晶體44a、44 b係互相匹配且以電流鏡方式連接， 並同時操作於飽和區，因此依據算式（υ : id一一咖一咐 ，其中Id係為導通電流，Kn係為傳導係數（conduction parameter) ，V2s係為閘極-源極跨壓，以及vt係為臨界 電壓（threshold voltage)。所以，當參考電流1〇等於 參考電流II而均為電流值I時（10=11 = 1) ，Vgs(44a)會等 ^ Vgs (44b)’ 由於電晶體44a的閘極電連接於電晶體44b的 閘極，因此Vg(44a)會等於Vg(44b)，亦即表示電晶體44a、44b 的源極電壓相同（，此外，雙載子接面電 晶體5 0、5 2之集極（collector)同時電連接於電壓源 Vss (低電壓準位），因此雙載子接面電晶體5〇之射極— 基極跨壓V be (⑽會等於雙載子接面電晶體5 2之射極-基極 跨壓Vbe( 52)與電阻54 (其阻值為R)之兩端跨壓之和，亦 即算式（2) : V be( 50) = V be( 52) + I *R，由於習知雙載子接面 電晶體之射極-基極跨壓Vb瓞等於Vt*ln(I/Is)，其中Is 係為飽和電流值（saturation current)，其為雙載子

第13頁 591887 五、發明說明（9) 接面電晶體本身的元件特性而與射極與基極間p — n接面面 積成正比，而Vt係為熱電壓（thermal voltage)，其可 表示為 ¥，其中k係為波兹曼常數（Boltzmann’ s constant) ， T係為絕對溫度(absolute temperature )，而q係為電子的相對應電量，所以V t的數值會隨著溫 度變化，因此算式（2)可表示為算式（3): Vt*ln(l/lSl)= vt*ln(I/Is2) + I*R，其中 Is 與 Is# 分別 為雙載子接面電晶體5 0、5 2的飽和電流值，若以 —Τ'來 代替V t，且電阻5 4之阻值R會隨著溫度而改變，亦即電阻 5 4之阻值可表示為r ( 1 + τ c * T)，其中T c係為電阻5 4的溫 度係數，當Tc為正值，則對應正溫度係數的電阻54會隨 著溫度上升而增加其阻值，相反地，當T c為負值，則對 應負溫度係數的電阻5 4會隨著溫度上升而降低其阻值，

因此算式（3)可另表示為算式（4): 由算式（4)可知參考電流I 〇、I 1的電流值I與溫度τ有關 而會受溫度影響，本實施例中係使用正溫度係數的電阻 ^5 4」、因此可用來補償熱電壓vt受溫度影響的程度，舉例 來說，當溫度T上升時，熱電壓V t會增加，同時電阻5 4之 阻值亦因為溫度上升而增加，因此電流值I的實際變動幅 度會受電阻5 4補償而減小，同樣地，當溫度τ下降時，熱 電壓Vt會減小，同時電阻54之阻值亦因為溫度丁降而降、

第14頁 591887 五、發明說明（10) 低，因此電流值I的實際變動幅度亦會受電阻54福償而減 小，換句話說，本實施例可產生穩定的電流值5;補仏而咸 由於電晶體4 6與電晶體4 2 b係以電流鏡方式連接，因 此參考電流11與參考電流I 2之間會對應一預定比例，舉 例來說，若電晶體4 6與電晶體4 2 b的元件特性相同，亦即 電晶體4 6與電晶體4 2 b互相匹配，則參考電流丨2之電流值 會於參考電流I 1之電流值相同，若電晶體46與電晶體42b 不匹配，例如電晶體4 6之通道寬度/長度比例（w / L ration)為電晶體42b之通道寬度/長度比例的兩倍，則 參考電流I 2之電流值亦會是參考電流11之電流值的兩 倍。此外，延遲單元3 4的電晶體3 8 b與偏壓電路3 2的電晶 體48亦以電流鏡方式連接，因此依據電晶體38b、48之間 的元件特性可決定參考電流I 4之電流值與參考電流I 2之 電流值間的比例關係，同樣地，延遲單元3 4的電晶體3 6 a 與偏壓電路32的電晶體42b亦以電流鏡方式連接，因此依 據電晶體36a、42b之間的元件特性可決定參考電流13之 電流值與參考電流I 1之電流值間的比例關係。由於延遲 單元34的電晶體36a、38b係操作於飽和區，因此電晶體 3 6 a、3 8 b可做為電流源而分別提供參考電流I 3、1 4。如 上所述，參考電流I 3之電流值受參考電流11之電流值所 控制，另外，參考電流I 4之電流值受參考電流1 2之電流 值所控制，而參考電流I 2之電流值又受參考電流11之電 流值所控制，換句話說，參考電流11、I 〇的電流值I控制

第15頁 591887 五、發明說明（11) 了參考電流I 3、14的大小，如算式（4)所示，電流值I 僅會隨溫度改變而不會受環狀震盪器30中各金屬氧化半 導體的輸入/輸出電壓變化或其元件特性變動的影響，當 電流值I因為電阻5 4的補償作用而保持穩定’即使延遲單 元34中的電晶體36a、38b產生元件特性變動（例如電子 遷移率增加或降低），參考電流I 3、I 4仍然會維持不 變，或者即使環狀震盪器30的電壓源Vdd、Vss的電壓準 位不穩而變動，參考電流1 3、1 4仍然會維持不變。因 此，當輸入端IP1為高準位時’電晶體38a導通’所以電 晶體4 0之閘極所累積的電荷經由參考電流1 4而導入電壓 源Vss (低電壓準位），而輸出端0P1會對應低準位，反 之，當輸入端IP1為低準位時，電晶體36b導通，因此經 由參考電流I 3而使電壓源Vdd (高電壓準位）開始對電晶 體2〇之閘極進行充電而累積電荷’所以輸出端〇P 1會對應 高準位，由於參考電流I 3、I 4之電流值不受金屬氧化半 導體電晶體的元件特性影響’因此每一延遲單元34所對 應的延遲時間係為定值而使環狀震盪器3 0輸出的時脈訊 號F 0穩定地對應一預定頻率。 請參閱圖四至圖八’圖四至圖八分別為圖三所示之 偏壓電路3 2的等效電路示意圖。圖四所示之偏壓電路60 與圖三所示之偏壓電路3 2類似’唯一的不同處在於偏壓 電路6 0使用n — P - n型的雙載子接面電晶體6 2、6 4取代原先 圖三所示之偏壓電路32所使用的Ρ —η-P型的雙載子接面電

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晶體50、52,其中雙載子接面電晶體62的基極-射極 應的p-n接面面積與雙載子接面電晶 十 對應的"接面面積不同，因= ==同的壓I，而偏壓電路6〇的操 相同，因此：再重複資述。圖五所 壓以： 類似’唯-的不同處在=厂:電 ίΐ:=Γρ:ρ型的雙載子接面電…二偏 不同，因此於相ΐ i通面電面，與-極體的"接面面積 而偏壓電路7。的操以：：廢；；不同的壓差’ 重複贅述。圖六：：與偏屋電路32相同，因此不再 路80、90、100盥圖-，，圖以及圖八所分別顯示的偏壓電 壓電路M Rn " 圖四，以及圖五所分別顯示的偏 壓源Vdd、Vss盘，偏壓電路80、90、100係改變電 壓U tr之間的連接位置，舉例來說，偏 42b，而热也π φ中’電壓源Vdd電連接於電晶體42a、 於電晶體、2，80、、90、100中，則是電壓源Vss連接 >、水值厫φ & :偏壓電路8 0、9 0、1 0 0的操作原理與 ,", +路3 2的操作原理相同，因此不再重複贅述。 =流 ΪΤ的Y:、，使二， 的電阻54。舉例曰來說/亦*可依據需求而使用負溫度係數 声卜斗卩主也t例來。兒，右使用者希望環狀震盪器30於溫 ΐ降i Ξ t加其時脈訊號f〇的頻率，以及於溫度 • .，，* U速地降低其時脈訊號F0的頻率，因此使用負溫 591887 五、發明說明（13) 度係數的電阻54來達成上述目的。請注意，延遲單元34 的參考電流I 3、I 4係由電流值I (算式（4))所控制與 設定，參考電流I 3、I 4與金屬氧化半導體的元件特性或 電壓源的輸出準位無關。

相較於習知環狀震盪器，本發明環狀震蘯器係應用 p - η接面本身具有的能帶差（band gap)，並透過兩ρ -η接 面面積不同的負載單元（二極體或雙載子接面電晶體） 所造成的不同壓降來產生一偏壓電流，並且另使用一正 溫度係數的電阻來補償溫度對該偏壓電流的影響，同時 使用該偏壓電流與電流鏡電路來產生延遲單元所需的參 考電流，因此該參考電流不會因為環狀震盪器中金屬氧 化半導體的元件特性改變而受影響，亦即本發明環狀震 盪器可輸出穩定的時脈訊號。 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 之涵蓋範圍。

第18頁 591887 圖式簡單說明 圖示之簡單說明： 圖一為習知環狀震盪器的示意圖。 圖二為圖一所示之延遲單元的示意圖。 圖三為本發明環狀震盪器的電路示意圖。 圖四至圖八分別為圖三所示之偏壓電路的等效電路 示意圖。 圖示之符號說明： 1 0、3 0 環狀震盪器 12a、 12b、 12c、 34 延遲單元 14a、 14b、 16a、 16b、 36a、 36b、 38a、 38b、 40、 42a、 42b、 44a、 44b、 46、 48 電晶體 32、 60、 70、 80、 90、 100 偏壓電路 50、52 雙載子接面電晶體 54 電阻

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Claims (1)

1. 591887 六、申請專利範圍 1. 一種環狀震堡器（ring oscillator)之偏壓電路， 用來驅動該環狀震盪器輸出一預定週期之時脈訊號，該 環狀震盪器包含有複數個延遲單元（delay cell)，其 係以串接方式連接兩相鄰延遲單元之輸出端與輸入端， 且該複數個延遲單元中第一個延遲單元之輸入端係電連 接於該複數個延遲單元中最後一個延遲單元之輸出端， 每一延遲單元包含有：

   一第一驅動電晶體，用來輸出一第一偏壓電流以驅 動該延遲單元之輸出端之電壓對應於一第一邏輯準位； 一第二驅動電晶體，用來輸出一第二偏壓電流以驅動該 延遲單元之輸出端之電壓對應於一第二邏輯準位；以及 一開關電路，電連接於該第一電晶體與該第二電晶 體，用來依據該延遲單元之輸入端之電壓決定該延遲單 元之輸出端係電連接於該第一驅動電晶體或該第二驅’動 電晶體； 該偏壓電路包含有： 至少一第一負載單元，其包含有至少一 p-n接面 (p-n junction) ;

   至少一第二負載單元，其包含有至少一 p-n接面，該 第二負載單元之p-n接面之面積不等於該第一負載單元之 p - η接面之面積； 一第一參考電路，其包含有： 一第一電流鏡電路，電連接於該第一負載單元之p-n 接面；以及

   第20頁 591887 六、申請專利範圍 一第二電流鏡電路，對稱於該第一電流鏡電路，並 以電流鏡方式連接於該第一電流鏡電路而使第一、二電 流鏡電路可分別輸出相同電流至第一、二負載單元； 至少一電阻，電連接於該第二負載單元之p- η接面以 及該第二電流鏡電路之間；以及 一第二參考電路，以電流鏡方式連接於該第一參考 電路，用來使該第二參考電路傳輸之電流與該第一、二 電流鏡電路傳輸之電流對應一第一預定比例；

   其中該第一參考電路係以電流鏡方式連接每一延遲 單元之第一驅動電晶體以控制該第一偏壓電流與該第 一、二電流鏡電路傳輸之電流對應一第二預定比例，以 及該第二參考電路係以電流鏡方式連接每一延遲單元之 第二驅動電晶體以控制該第二偏壓電流與該第一、二電 流鏡電路傳輸之電流對應一第三預定比例。 2. 如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元之ρ-η接面之面積係大於該第一負載單元之ρ-η 接面之面積。

   3. 如申請專利範圍第1項所述之偏壓電路，其中該電阻 之阻值（resistance)會隨著其操作溫度而增加。 4. 如申請專利範圍第1項所述之偏壓電路，其中該電阻 之阻值（re s i s t anc e)會隨著其操作溫度而減少。

   第21頁 591887 六、申請專利範圍 5. 如申請專利範圍第1項所述之偏壓電路，其中該第一 負載單元係為一二極體（diode)。 6. 如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元係為一二極體（diode)。

   7. 如申請專利範圍第1項所述之偏壓電路，其中該第一 負截單元係為一雙載子接面電晶體（bipolar junction transistor, B J Τ) ο 8. 如申請專利範圍第7項所述之偏壓電路，其中該雙載 子接面電晶體係為p-n-p型，該雙載子接面電晶體之集極 (collector)電連接於其基極（base)，該雙載子接面 電晶體之射極（emitter)電連接於該電阻。 9. 如申請專利範圍第7項所述之偏壓電路，其中該雙載 子接面電晶體係為n-p-n型，該雙載子接面電晶體之集極 (collector)電連接於其基極（base)，該集極電連接 於該電阻。

   1 0.如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元係為一雙載子接面電晶體（bipolar junction transistor, BIT) 〇

   第22頁 591887 六、申請專利範圍 11 ·如申請專利範圍第1 〇項所述之偏壓電路，其中該雙 載子接面電晶體係為p-n-p型，該雙載子接面電晶體之集 極（collector)電連接於其基極（base)，以及該雙載 子接面電晶體之射極（e m i 11 e r)電連接於該第二電流鏡 電路。 1 2 _如申請專利範圍第1 0項所述之偏壓電路，其中該雙 載子接面電晶體係為n-p-n型，該雙載子接面電晶體之集 極（collector)電連接於其基極（base)，以及該雙載 子接面電晶體之集極電連接於該第二電流鏡電路。 1 3.如申請專利範圍第1項所述之偏壓電路，其中該第 一、二電流鏡電路分別包含有至少一 ρ型金屬氧化半導體 (ρ-channel metal oxide semiconductor transistor, PMOS transistor)電晶體以及至少一 n型金屬氧化半導 體電晶體(η-channel metal oxide semi conductor transistor， NMOS transistor) ° 1 4.如申請專利範圍第1 3項所述之偏壓電路，其中該第 一電流鏡電路之η型金屬氧化半導體電晶體之閘極（ga t e )係電連接於該第二電流鏡電路之η型金屬氧化半導體電 晶體之閘極，且該第一電流鏡電路之η型金屬氧化半導體 電晶體之汲極（drain)係電連接於該第一電流鏡電路之

   第23頁 591887 六、申請專利範圍 η型金屬氧化半導體電晶體之閘極。 1 5 .如申請專利範圍第1 3項所述之偏壓電路，其中該第 一電流鏡電路之ρ型金屬氧化半導體電晶體之閘極（gate )係電連接於該第二電流鏡電路之P型金屬氧化半導體電 晶體之閘極，且該第二電流鏡電路之P型金屬氧化半導體 電晶體之》及極（drain)係電連接於該第二電流鏡電路之 P型金屬氧化半導體電晶體之閘極。 1 6 .如申請專利範圍第1 5項所述之偏壓電路，其中每一 延遲單元之第一驅動電晶體係為一 ρ型金屬氧化半導體電 晶體，其閘極電連接於該第二電流鏡電路之P型金屬氧化 半導體電晶體之閘極。 1 7.如申請專利範圍第1 3項所述之偏壓電路，其中該第 二參考電路包含有至少一 P型金屬氧化半導體電晶體以及 至少一 η型金屬氧化半導體電晶體，且該第二參考電路之 Ρ型金屬氧化半導體電晶體之閘極電連接於該第二電流鏡 電路之ρ型金屬氧化半導體電晶體之閘極。 1 8.如申請專利範圍第1 7項所述之偏壓電路，其中該第 二參考電路之η型金屬氧化半導體電晶體之閘極電連接於 該第二參考電路之η型金屬氧化半導體電晶體之汲極。

   第24頁 591887 六、申請專利範圍 1 9.如申請專利範圍第1 8項所述之偏壓電路，其中每一 延遲單元之第二驅動電晶體係為一 η型金屬氧化半導體電 晶體，其閘極電連接於該第二參考電路之η型金屬氧化半 導體電晶體之閘極。 2 0 .如申請專利範圍第1 7項所述之偏壓電路，其中該第 一、二參考電路中之ρ型金屬氧化半導體電晶體與η型金 屬氧化半導體電晶體與每一延遲單元之第一、二驅動電 晶體均運作於飽和區（saturation region)。 2 1.如申請專利範圍第1項所述之偏壓電路，其中該第一 參考電路電連接於一第一電壓源，該第一、二負載單元 之ρ-η接面之η端係電連接於一第二電壓源，該第一電壓 源係大於該第二電壓源。 22.如申請專利範圍第1項所述之偏壓電路，其中該第一 參考電路電連接於一第一電壓源，該第一、二負載單元 之ρ-η接面之ρ端係電連接於一第二電壓源，該第一電壓 源係小於該第二電壓源。

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