TW589710B - Metal interconnect with cap layer and manufacturing method thereof - Google Patents
Metal interconnect with cap layer and manufacturing method thereof Download PDFInfo
- Publication number
- TW589710B TW589710B TW91121368A TW91121368A TW589710B TW 589710 B TW589710 B TW 589710B TW 91121368 A TW91121368 A TW 91121368A TW 91121368 A TW91121368 A TW 91121368A TW 589710 B TW589710 B TW 589710B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- item
- patent application
- scope
- metal interconnect
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
589710 五、發明說明(1) 銳/ΐΐί電㈣積#度增加,使得晶片表面無法提供足 I嚟所描Λ製作所需的内連線,為了配合M0S元件尺寸縮 * Li A ^加的内連線需求,兩層以上的金屬層設計,便逐 許多積體電路所必須採用的方式,特別是-些功 2广:二的產品’如微處理11,甚至需要四至五層的金屬 士夕侍以完成微處理器内的各個元件間的連接。一般而 :沾夕^金屬内連線的製作’是在M〇S的主體完成後才開 ^ 此這個製程,可被視為一個別獨立的半導體製 在傳統的積體電路製作中,為了使各種元件之間產生 隔效果,會在相鄰元件之間製作一絕緣結構,而為了使 ^元件中的某些部分產生訊號連接,則會製作一内連線 νσ ,其方法是將許多金屬導線製作於不同層中,並以具 有低介電常數之内金屬介電層(interietal dielectric,IMD)來填滿相鄰之金屬導線之間的間隙。此 外,為了後續之金屬導線製程的全面平坦性要求,會再以 化子機械研磨(chemical mechanical polishing,CMP)方 法來去除IMD層之頂部區域(或稱為一犧牲層),以使id層 獲付平坦的表面。 為了不讓第一層金屬内連線與第二層金屬内連線直接 接觸而發生短路,金屬内連線間必須以介電層也就是内金 屬介電層(IMD)加以隔離。習知連接上、下兩層金屬内連 線的方式主要是利用插塞,例如鎢插塞、鋁插塞等。 習知的金屬内連線製程主要是先以微影程序以及蝕刻 Η1 0503-7726TWF(N) ; TSMC2001-1444 ; Claire.ptd 第4頁 589710 五、發明說明(2) ,術疋義出接觸通道,然後在接觸通道表面先形成一 曰,^增加後續填入之金屬層與溝渠的内金屬介電芦 白'附著力;之後,再以鎢回蝕刻法在溝渠内填入金^ : 然後再於上述所形成之結構表面沉積一隔離用的鈦 層;最後,再沉積一鋁銅合金於其表面,然後庫 離子姓刻法加以定義,完成由鎢插栓所構成,用來性 士二ΐ屬内連線之雙溝渠連接通道。然而,隨著元件的 ,寬逐漸縮小,習知的金屬内連線製程已無法適用鑲嵌 式溝渠(Damascene)的出現便可克服習知金 的缺點。 疋琛I粒 如上所述之鑲嵌式溝渠,其主要是在隔離金屬内連 的介電層定義出一貫穿該介電層且連接金屬内連線之鑲嵌 狀溝渠,然後再於鑲嵌狀溝渠内填入阻障層和導電性^圭 的金屬,如此便可形成一用以連接金屬内連線 構。由於金屬銅之導線性較佳,可用以改善因為尺 寸縮小而引起的RC延遲顯著的現象,且其溝填性質也較其 他的金屬為佳,因此銅鑲嵌結構便成為深次微米以下製程 技術廣泛被使用的一種鑲嵌導線。 以下即利用第la-lf圖,以說明習知技術形成 嵌式内連線的製造流程。 峨 首先,請參考第la圖,首先,提供一半導體基底 101,例如是矽基底。在半導體基底1〇1上依序形成一停止 層102 ’ -介電層1〇3,及一已經圖案轉移之圖案化光阻層 104。其中,停止層1〇2例如是氮化矽;介電層1〇3例如是
589710 五、發明說明(3) 低介電常數材料層 請參考第ib圖,接著,以圖案化光阻1〇4 刻露出表面之介電層103,以形成一溝槽1〇5 /、卷’蝕 達停止層1 02時即停止。介電層i 03是為丁避免^ 至到 或金屬導體因直接接觸而短路,為必須之介電材層元件 中,溝槽105例如金屬内連線溝槽、單鑲嵌溝槽之拯其+ (contact)或介層窗(via)。 狹觸_ 請參考第lc圖,去除露出表面之停止層1〇2, 方法可以是乾蝕刻或濕蝕刻;其中,乾蝕^為電漿餘除的 濕蝕刻的蝕刻液例如是氫氟酸(HF) ^然後,去除 =丄 電層103表面上的圖案化光阻1〇4。 ; * 請參考第Id圖,在溝槽1〇5及介電層1〇3之表面上 性形成一第一阻障層(barrier layer) 106 ;第一阻障層, 106的功用是在進行後續之填銅步驟時,能夠避免銅金 滲入介電層103當中;其中,第一阻障層1〇6例如是鈕或鈦 或氮化鈕或氮化鈦。 請參考第le圖,然後,利用填溝能力(2叩filHng) 佳的沈積,方法全面性地在溝槽1 〇 5及第一阻障層1 〇 6表面上 形成一金屬層107,金屬層1〇7會將溝槽1〇5填滿;其中, 金屬層107例如是銅金屬層。 請參考第If圖,化學機械研磨介電層103表面上多餘 的第一阻障層1 〇 6及金屬層1 〇 7以平坦化,直到露出介電層 103表面為止;並且,會形成將溝槽1〇5填平之銅内連線 107a。 麵 0503-7726TWF(N) ; TSMC2001-1444 ; Claire.ptd 第6頁 589710 五、發明說明(4) 最後’請參考第lg圖,在形成有銅内連線107a之介電 層103上形成一第二阻障層1〇8,並在第二阻障層log上來 成另一介電層109。 夕
假設在形成有銅内連線l〇7a之介電層1〇3上直接形成 另一介電層109,銅内連線1073可能會藉由露出介電層1〇3 表面的部分擴散至另一介電層1〇9中,而污染另一介電層 109。;因此,在介電層1〇3形成銅内連線1〇 7a後會先形成 一蓋層,例如第二阻障層1 08,然後再形成另一介電層 109 ’第一阻障層108即具有防止銅内連線i〇7a擴散至另一 介電層109的作用。其中,第二阻障層丨〇8通常是碳氧化矽 (5丨(:0)層或碳氮化矽(3丨〇^)層 碳氧化矽(SiCO)層或碳氮化矽(SiCN)層雖有容易進行 平坦化的優點’但是與銅内連線1 〇 7 a之間的黏著強度不 佳,且碳氧化矽層或碳氮化矽會與銅内連線1〇7&之銅離子 結合,在銅内連線107a的表面上形成氧化銅(Cu〇x)、氮化 銅(CuNx)或矽化銅(CuSix),而影響銅内連線i〇7a之導電 性;並且因為銅内連線表面離子化的緣故,在電性測試例 如崩潰強度測試期(time-dependent dielectric
breakdown lifetime ,TDDB lifetime)、漏電流 (leakage)、/皿度應力偏壓(bias temperature stress, BTS)等測試當中’在銅内連線露出介電層的表面上常會有 提早失效的情形發生。 有鑑於此,本發明提出一種内連線結構及其製作方 法,是在形成有金屬内連線之介電層表面上製作一改良後
589710 五、發明說明(5) 之蓋層,以 根據上 線的製造方 體基底上形 於介電層及 碳化矽之化 根據上 連線的製造 導體基底上 之表面順應 及於介電層 有複數層構 化矽層之組 缺點。 提供一種具有 驟··提供一半 介電層具有一 成一複數阻障 石夕層之組合。 再提供一種具 步驟:提供一 解決習知技術之 述目的,本發明 法,包括下列步 成有一介電層, 金屬内連線上形 合物層與純碳化 述目的,本發明 方法,包括下列 形成有一介電層 性形成一第一阻 及金屬層上形成 造,複數層構造 合0 蓋層之金屬内連 導體基底,半導 金屬内連線;及 層,阻障層包含 有蓋層之金屬内 丰導體基底,半 ’介電層具有 障層;於孔洞 包含碳化矽之 一孔洞;於孔洞 填滿一金屬層; 第二阻障層,第二阻障層具 化合物層與純碳 根據上述目的,本發明更提供一種具有蓋層之金屬内 連線,包括·一半導體基底,半導體基底上形成有一介電 層,且介電層具有一金屬内連線;及一複數阻障層,形成 於介電層及金屬内連線上,阻障層包含碳化矽之化合物層 與純碳化矽層之組合。 根據上述目的,本發明另提供一種具有蓋層之金屬内 連線,包括:一半導體基底;一介電層,形成於半導體基 底上;一孔洞,位於介電層;一第一阻障層,順應性形成 於孔洞之表面;一金屬層,形成於孔洞;及一第二阻障 層,形戒於第一阻障層及金屬層上,具有複數層構造,複 數層構造包含碳化矽之化合物層與純碳化矽層之組合。
0503-7726TWF(N) : TSMC2001-1444 ; Claire.ptd 第8頁 589710 五、發明說明(6) 為使本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 實施例: 請參考第2a至2g圖,第2a至2g圖係本發明之形成具有 蓋層之金屬内連線的製造流程示意圖。 首先,請參考第2a圖,首先,提供一半導體基底 201,例如是矽基底。在半導體基底201上依序形成一停止 層202,一介電層203,及一已經圖案轉移之圖案化光阻層 204。其中,停止層202例如是氮化矽;介電層203例如是 氧化石夕層或低介電常數材料層,低介電常數材料層例如是 摻氟矽玻璃(FSG)、HSQ(hydrogen silsesquioxane)等, 可利用化學氣相沈積(CVD ),或是以旋塗的方式沈積而 成,介電常數約在1至4之間。 請參考第2b圖’接著,以圖案化光阻2〇4為罩幕,|虫 刻露出表面之介電層203,以形成一溝槽205,當蝕刻至到 達停止層202時即停止。介電層2〇3是為了避免上下層元件 或金屬導體因直接接觸而短路,為必須之介電材料;但為 了上下層内連線之間能夠連接,所以必須藉由透過溝槽内 之金屬插塞(metal plug)電性連接;溝槽2〇5例如是金曰屬 内連線溝槽、單鑲嵌之接觸窗(contact)或介層窗(via)。 請參考第2c圖,去除露出表面之停止層2〇2,去除的 方法可以是乾钱刻,亦可以是濕蝕刻;其中,乾蝕刻例如
589710 五、發明說明(7) 疋電漿#刻’濕餘刻的餘刻液例如是氫氟酸()。然後, 去除形成於介電層203表面上的圖案化光阻2〇4。 请參考第2d圖’在溝槽2〇5及介電層2〇3之表面上順應 性形成一第一阻障層(barrier layer) 206 ;第一阻障層 206的功用是在進行後續之填銅步驟時,能夠避免銅金屬 滲入介電層203當中;其中,第一阻障層2〇6例如是鈕或鈦 或氮化钽或氮化鈦。 請參考第2e圖,然後,利用填溝能力(gap f ilHng) 佳的沈積方法全面性地在溝槽205及第一阻障層206表面上 形成一金屬層207,金屬層207會將溝槽205填滿;其中, 金屬層207例如是銅金屬層,利用化學氣相沈積法(CVD)所 形成。 請參考第2f圖,化學機械研磨介電層203表面上之金 屬層207及第一阻障層206以平坦化,直到露出介電層2〇3 表面為止’並且’會形成將溝槽2〇5填平之銅内連線 207a。 、 最後’請參考第2g圖,在形成有銅内連線2〇7a之介電 層203上形成一第二阻障層208,並在第二阻障層208上利 用化學氣相沉積(chemical vapor deposition,CVD)法形 成另一介電層209。 第^一阻P早層2 0 8具有複數層結構,包含一頂層及_底 層’頂層為厚度400至600A之碳氧化石夕層或碳氮化石夕層, 第二阻障層208之底層20 8a為一厚度為2〇至5〇A的純碳胃化 梦(SiC)層。底層208a主要疋以燒基♦氣體,以化學氣相
〇503-7726TWF(N) ; TSMC2001-1444 ; Claire.ptd 589710 五、發明說明(8) 沉積(chemical vapor deposition,CVD),以 30 至 1 000W 之功率,在攝氏200至450度之溫度下,於電漿輔助化學氣 相 >儿積(plasma enhanced chemical vapor deposition, PECVD)之處理室中反應而形成。純碳化石夕層在銅内連線 207a與介電層203上有較佳的附著力,且不會與露出介電 層203表面之銅内連線207部分的銅離子結合而形成氧化銅 或氮化銅或矽化銅,因此不會影響銅内連線2〇 7a的導電 性。以純碳化矽層所形成之底層2〇8a亦具有相當好的阻隔 作用,可有效阻隔銅離子擴散至另一介電層2〇 9當中;但 是因為純碳化矽層的形成速度較慢,因此如果整個第二阻 障層208完全以純碳化矽層來構成的話,將會延長製程的 時間。 第二阻障層208除了有厚度相當薄的底層2〇8a外,還 有一頂層208b,頂層208b形成於底層208a之上,由碳氧化 矽(SiCO)或碳氮化矽(SiCN)所構成。純碳化矽(Sic)對於 碳氧化矽層或碳氮化矽層亦具有較佳的附著力,且碳氧化 石夕層或碳氮化石夕層都具有良好的阻隔作用,可有效阻隔銅 離子擴散至另一介電層209當中。 由薄純碳化矽層與碳氧化矽或碳氮化矽所構成之 阻障層208,可提供有效阻隔銅内連線2〇7a之銅 一 =成:ΐ之介電層2°9當中,因此不會影響介電層二的 口口質,並且,可避免在鋼内連線2〇7a露出介電層M3 的部分產生離子化的現象;@時,因為純碳化 相當薄’所以只要與習知相當的時間,即可完成第二^
589710 五、發明說明(9) 層2 0 8的製作。 本發明雖已以一較佳實施例揭露如上,但其並非用以 限制本發明。任何熟悉此技藝者,在不脫離本發明之精神 和範圍内,當可做些許之更動與潤飾。因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
0503-7726TWF(N) ; TSMC2001-1444 ; Claire.ptd 第12頁 589710 圖式簡單說明 第1 a-1 g圖係習知之形成具有蓋層之金屬内連線的製 造流程示意圖。 第2a-2g圖係本發明之形成具有蓋層之金屬内連線的 製造流程示意圖。 符號說明:‘ 101、201〜半導體基底;102、202〜停止層; 103、203〜介電層; 104、204〜圖案化光阻; 105、205〜溝槽; 106、206〜第一阻障層; 107、 207〜金屬層; 107a、207a〜金屬内連線; 108、 208〜第二阻障層;20 8a〜底層; 208b〜頂層; 109、209〜介電層。
0503-7726TWF(N) ; TSMC2001-1444 ; Claire.ptd 第13頁
Claims (1)
- 包括下列 1· 一種具有蓋層之金屬内連線的製造方法, 步驟: 長1供一半導體基底,該半導體基底上形成有一介電 層’且該介電層中具有一金屬内連線;及 於該7|電層及該金屬内連線上形成複數阻障層,該等 Ρ IV層包含;5反化石夕之化合物層與純碳化♦層之組合。 2·如申請專利範圍第1項所述之具有蓋層之金屬内連 線的製造方法,其中該純碳化矽層形成於該碳化矽之化人 物層上方。 口3·如申請專利範圍第1項所述之具有蓋層之金屬内連 線的製造方法,其中該介電層為二氧化矽層。 4·如申請專利範圍第1項所述之具有蓋層之金屬内連 線的製造方法,其中該介電層為低介電常數材料層。 5·如申請專利範圍第1項所述之具有蓋層之金屬内連 線的製造方法,其中該碳化矽之化合物層為碳氧化矽層。 6·如申請專利範圍第1項所述之具有蓋層之金屬内日連 線的製造方法,其中該碳化矽之化合物層為碳氮化矽層。 7.如申請專利範圍第1項所述之具有蓋層之金屬内9連 線的製造方法’其中該純碳化矽層之厚度為20至50 Α。8·如申請專利範圍第1項所述之具有蓋層之金屬内連 線的製造方法,其中該純碳化矽層以烷基矽氣體,以3〇至 1 000W之功率,在攝氏200至450度之溫度下形成。 9· 一種具有蓋層之金屬内連線的製造方法,包括 步驟: 〜0503-7726TWFl(N) , TSMC2001·1444 ; Claire.ptd 589710案號 911213RS 六、申請專利範圍 層 提供一半導體基底,該半導體基底上形成 該介電層具有一孔洞; 於該孔洞之表面順應性形成一第一阻障層; 於該孔洞填滿一金屬層;及 於該介電層及該金屬層上形成一第二阻障層,該第二 阻障層具有複數層構造,該等複數層構造包含碳化石夕之化 合物層與純碳化石夕層之組合。 10·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法’其中該純破化石夕層形成於該碳化石夕之化合 物層上方。 11·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該介電層為二氧化矽層。 12·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該介電層為低介電常數材料層。 13·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該第一阻障層之材料為鈕、鈦、氮化 组、氮化鈦或其組合其中之一。 14·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該金屬層為_金屬層。 15·如申請專利範圍第9項所述之具有蓋層之金屬内 連線的製造方法,其中,該金屬層係以物理氣相沈積法或 化學氣相沈積法形成。 16·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該碳化石夕之化合物層為碳氧化石夕層。0503-7726TWl(N) ; TSMC2001· 1444 : Claire.ptd 第15貢 589710 案號 911213RR 六、申請專利範圍 17·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該碳化矽之化合物層為碳氮化矽層。 18·如申請專利範圍第9項所述之具有蓋層之金屬;連 線的製造方法’其中該純碳化矽層之厚度為2 〇至5 〇 a。 19·如申請專利範圍第9項所述之具有蓋層之金屬内連 線的製造方法,其中該純碳化矽層為以烷基矽氣體,以3〇 至1 000W之功率,在攝氏2〇〇至45〇度之溫度下形成。 20· —種具有蓋層之金屬内連線,包括·· 一半導體基底,該半導體基底上形成有一介電層,且 该介電層中形成有一金屬内連線,·及 一複數阻障層,形成於該介電層及該金屬内連線上, 該等阻障層包含碳化矽之化合物層與純碳化矽層之組合。 21·如申請專利範圍第2〇項所述之具有蓋層之金屬内 連線’其中該純碳化矽層形成於該碳化矽之化合物層下 方。 曰 2 2·如申請專利範圍第2〇項所述之具有蓋層之金屬内 連線’其中该介電層為二氧化石夕層。 23·如申請專利範圍第2〇項所述之具有蓋層之金屬内 連線,其中該介電層為低介電常數材料層。 24·如申請專利範圍第2〇項所述之具有蓋層之金屬内 連線’其中該碳化矽之化合物層為碳氧化矽層。 25·如申請專利範圍第20項所述之具有蓋層之金屬内 連線’其中該碳化矽之化合物層為碳氮化矽層。 26·如申請專利範圍第2〇項所述之具有蓋層之金屬内0503-7726TWKN) ; TSMC200M444 ; ClaTre^ % 16 ^ 589710連線,其中該純碳化矽層之厚度為2〇至5〇 A。 27·如申請專利範圍第20項所述之具有蓋層之金屬内 連線,其中該純碳化矽層之條件為以烷基矽氣體,以3〇至 1 00 0W之功率,在攝氏200至450度之溫度下形成。 28· —種具有蓋層之金屬内連線,包括: 一半導體基底; 一介電層,形成於該半導體基底上,且該介電層形成 有一孔洞; 第 阻卩早層’順應性形成於該孔洞之表面; 一金屬層,形成於該孔洞;及 一第二阻障層,具有複數層構造,形成於該第一阻障 層及該金屬層上,該等複數層構造包含碳化矽之化合物層 與純碳化碎層之組合。 29·如申請專利範圍第28項所述之具有蓋層之金屬内 連線’其中該純碳化矽層形成於該碳化矽之化合物層下 方。 30·如申請專利範圍第28項所述之具有蓋層之金屬内 連線,其中該介電層為二氧化矽層。 31 ·如申請專利範圍第28項所述之具有蓋層之金屬内 連線’其中該介電層為低介電常數材料層。 32·如申請專利範圍第28項所述之具有蓋層之金屬内 連線,其中該第一阻障層之材料為钽、鈦、氮化鈕、氮化 鈦或其組合其中之一。 33·如申請專利範圍第28項戶斤述之具有蓋層之金屬内0503-7726TWFKN) ; TSMC200M444 ; Claire.ptd 第17頁 589710案號 9112136S 六、申請專利範圍 連線,其中該金屬層為鋼金屬層。 34·如申請專利範園第28項所述之具有蓋屏 連線,其中該碳化矽之化合物層為碳氧化矽層曰。 内 35·如申請,利範圍第28項所述之具有蓋9層之金 連線,其中該^碳化矽之化合物層為碳氮化矽層。 36·如申請專利範圍第28項所述之具有蓋層之金屬内 連線’其中該純碳化矽層之厚度為2 〇至5 〇 A。 37·如申請專利範圍第28項所述之具有蓋層之金屬内 連線,其中該純碳化矽層為以烧基矽氣體,以30至l〇〇〇W 之功率,在攝氏200至450度之溫度下形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW91121368A TW589710B (en) | 2002-09-18 | 2002-09-18 | Metal interconnect with cap layer and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW91121368A TW589710B (en) | 2002-09-18 | 2002-09-18 | Metal interconnect with cap layer and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
TW589710B true TW589710B (en) | 2004-06-01 |
Family
ID=34057860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW91121368A TW589710B (en) | 2002-09-18 | 2002-09-18 | Metal interconnect with cap layer and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW589710B (zh) |
-
2002
- 2002-09-18 TW TW91121368A patent/TW589710B/zh not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8629560B2 (en) | Self aligned air-gap in interconnect structures | |
JP4198906B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI559447B (zh) | 半導體裝置與其形成方法 | |
TWI484593B (zh) | 半導體結構之一層中之密封氣隙之方法及半導體結構 | |
US8252659B2 (en) | Method for producing interconnect structures for integrated circuits | |
US7419916B2 (en) | Manufacturing method of semiconductor device | |
TW441015B (en) | Dual-damascene interconnect structures and methods for fabricating same | |
TWI248163B (en) | Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same | |
US8822331B2 (en) | Anchored damascene structures | |
KR100593737B1 (ko) | 반도체 소자의 배선 방법 및 배선 구조체 | |
US20080185722A1 (en) | Formation process of interconnect structures with air-gaps and sidewall spacers | |
TW200425404A (en) | Semiconductor device and its manufacturing method | |
TWI251898B (en) | Damascene process for fabricating interconnect layers in an integrated circuit | |
JP2005033164A (ja) | 半導体素子の銅配線形成方法 | |
TWI278981B (en) | Semiconductor device and production method therefor | |
TW589710B (en) | Metal interconnect with cap layer and manufacturing method thereof | |
TW200525692A (en) | Method of fabricating a semiconductor device with metal wiring | |
JP2006135363A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100399909B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
JP3924501B2 (ja) | 集積回路装置の製造方法 | |
TWI227039B (en) | Process for forming metal damascene structure | |
KR100546940B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
JP2006303179A (ja) | 埋込導電体の形成方法 | |
TW504799B (en) | Copper line fabrication method | |
TW516207B (en) | Dual damascene via structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |