TW586215B - Structure of static random access memory and method of making the same - Google Patents

Description

586215 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種靜態隨機存取記憶體（Static Randc)m

Access Memory ; SRAM)之結構及其製造方法，且特別是有 關於一種具有埋藏路徑（Buried path)閘極結構之SRAM之結 構及其製造方法。 【先前技術】 在深次微米的半導體技術中，SRAM經常做為高速與低功率 之通όίΐ與糸統單晶片（System on Chip ;SoC)中的儲存單，· 元。由於使用量增加與價格降低，因此SRAM晶片之熱穩定、 度與其耗電量成為必須考慮且極其重要的產品規格。所 ❿ 以’在設計SRAM晶胞時，必須考慮設計成較小的晶胞尺寸 與適用於較低的操作電壓。於是，無邊界（B〇rderless)之- 鄰接接觸層（Butt Contact)、雙接觸層（c〇upie —

Contact)、或共用接觸層（shared Contact)為記憶體電路 之常用製程之一，藉以同時連接閘極與主動區。 請參考第1圖所繪示之習知分離字元線（Split word Line)SRAM單位晶胞之電路圖。第i圖中的SRAM單位晶胞3〇 係以兩個P通道金氧半導體（P —channel Metal 〇xide

Semiconductor ; PMOS)PU(Pull-UP)-1 與pu-2 為負載 (Load)。此SRAM單位晶胞30至少包括N通道M〇s電晶體 || PD(Pul卜Down)-1與PD-2以及上述PM〇s電晶體pu—i與⑼―2。 NM0S電晶體PD-1與PD-2係做為驅動電晶體，而pM〇s電晶體， PU-1與PU-2則做為負載電晶體。’因此，NM〇s電晶體pD—丨與 PD-2以及PM0S電晶體PU-1與PU-2恰可形成兩組反相器

586215 五、發明說明（2) .

(Inverter)。此兩組反相器之輸入端.彼此相交：其中第一 組反相器之輸入端連接至第二組反相器之輸出端，而第二 組反相器之輸入端則連接至第一組反相器之輸出端。至 於，NMOS電晶體PG(Pass-Gate)-1與PG-2為字元電晶體，係 根據施加於字元線（Word Line)WLl與WL2之電壓來控制每一 組反相器連接至位元線（Bit Line) BLA與BLB之節點1〇與節 點2 0之連接。如第1圖中所示，節點1 〇代表nmos電晶體PG- 1 之汲極D5、NM0S電晶體PD-1之汲極D3、與PM0S電晶體PU-1 ^ 之沒極D1相互電性連接之節點，且NM0S電晶體PD_2與pMOS · 電晶體P U - 2之兩個閘極相互電性連接後進一步連接至節點❿ 10。亦即，NM0S電晶體PG-1之汲極D5、NM0S電晶體PD-1之 /及極D3、與PM0S電晶體PU-1之汲極D1，以及NM0S電晶體 P D - 2與P Μ 0 S電晶體P U - 2之兩個閘極係相互電性連接。·同 理’節點20代表NM0S電晶體PG-2之汲極D6、NM0S電晶體 PD-2之沒極D4、與PM0S電晶體PU-2之汲極D2相互電性連接 之節點，且NM0S電晶體PD-1與PM0S電晶體PU-1之兩個閘極 相互電性連接後進一步連接至節點2 〇。亦即，nm〇S電晶體 PG-2之汲極D6、NM0S電晶體PD-2之汲極D4、與PM0S電晶體 PU-2之沒極D2，以及NM0S電晶體PD-1與PM0S電晶體PU-1之 兩個閘極係相互電性連接。再者，PM〇s電晶體pU — 丨之源極看> S1與PM0S電晶體PU-2之源極S2共同連接至電源Vcc ;而NM0S 電晶體PD-1之源極S3與NM0S電晶體pd4之源極S4共同連接 至接地端Vss。另外，NM0S電晶:體PG-1之源極S5係連接至位 元線BLA，而NM0S電晶體PG-2之源極S6係連接至位元線

586215 五、發明說明（3) BLB 請參考第2圖所繪示之習知分離字元線SRM單位晶胞之平面 不意圖。第2圖中的SRAM單位晶胞3〇係以虛線長方形來代 表。至於，在此虛線長方形以外所繪示者係與”—單位晶 胞30相鄰之其它SRAM單位晶胞之部分元件。此種分離字元 線SRAM單位晶胞30之特色在於，其中包括兩組完全相同且 呈1 8 0度旋轉對稱之元件。例如，在對角線4 〇的右上方之所 有圖形繞著旋轉對稱點5 0旋轉1 8 0度後即可得對角線4 〇的左. 下方之所有圖形。如第2圖中所示，nm〇S電晶體PG-1之源極· S5係以BLA接觸插塞（Contact Plug)150以及數層金屬層與· 介層插塞（Via Plug)連接至位元線BLA(第1圖）；同理， NM0S電晶體PG-2之源極S6係以BLB接觸插塞1 60以及數層金 屬層與介層插塞連接至位元線BLB(第1圖）。PM0S電晶體 PU-1之源極S1係以Vcc接觸插塞170以及數層金屬層與介層 插塞連接至電源Vcc(第1圖）；同理，pm〇S電晶體PU-2之源 極S2係以Vcc接觸插塞180以及數層金屬層與介層插塞連接 至電源Vcc(第1圖）。NM0S電晶體PD-1之源極S3係以Vss接觸 插塞190以及數層金屬層與介層插塞連接至接地端Vss(第1 圖）；同理，NM0S電晶體PD-2之源極S4係以Vss接觸插塞2〇〇 以及數層金屬層與介層插塞連接至接地端VSS(第1圖）。至罐^ 於’ NM0S電晶體PD-1之汲極D3與NM0S電晶體PG-1之汲極D5 連接後係以接觸插塞1 2 5 /金屬層9 0 /接觸插塞1 3 0 /金屬層 · 9 〇 /接觸插塞1 4 0 (共一層金屬層與三個接觸插塞）之順序連.. 接至互補金氧半（Complementary Metal Oxide

第7頁 586215 五、發明說明（4) -

Semiconductor ; CMOS)電晶體（包括PMOS 電晶體PU-2 與NMOS 電晶體PD-2)之閘極80。同理，NM0S電晶體PD-2之汲極D4與 關08電晶體？〇-2之汲極06連接後係以接觸插塞1〇5/金屬層 100 /接觸插塞110 /金屬層100 /接觸插塞120(共一層金屬層 與三個接觸插塞）之順序連接至CMOS電晶體（包括PM0S電晶 .體PU-1與NM0S電晶體PD-1)之閘極70。至於，主動區 (Active Region)210為PM0S電晶體PU-1所在之區域，而主 動區22 0則為PM0S電晶體PU-2所在之區域。 請參考第3圖所繪示之第2圖中沿著a - a ’剖面線所形成的剖 面示意圖。為了使圖示較為清晰且說明較為清楚，第3圖中鲁 並未繪示及標示介電層與第2圖中的Vcc接觸插塞180等元 件。由此第3圖可明顯看出PM0S電晶體PU-2之汲極D2與另一 組CMOS電晶體 < 閘#7〇(由氧化層250 、才复晶石夕層2Θ0 、與金 屬石夕化物層2 7 0等所組成）之連接關係。在第3圖中，p Μ 〇 S電 晶體PU-2係形成於基材23 0之主動區220，且PM0S電晶體 P U - 2包括閘極（由氧化層2 8 0、複晶矽層2 9 0、與金屬石夕化物 層3 0 0等所組成）、汲極D 2、與源極S 2。另一組C Μ 0 S電晶體 之閘極70則位於基材2 3 0之淺溝槽隔離區（Shal low Treneh Isolation ;STI)240上。至於，此另一組CMOS電晶體（包括 PM0S電晶體PU-1與NM0S電晶體PD-1)之其餘部分（包括源極j S1、汲極01、源極S3、與汲極03)則位於與a-a，剖面平行之 另外兩個平面上。此外，p Μ 0 S電晶體P U - 2之汲極D 2係藉由· 接觸插塞110、金屬層100、與接觸插塞120而連接至另一組· CMOS電晶體之閘極70。

586215 五、發明說明（5) 然而’上述第1圖至第3圖之S R A Μ之結構所需面臨的問題 為，接觸層蝕刻步驟必須同時包括標準接觸層（即方形接觸 層）與鄰接接觸層。由於接觸層的大小、形狀、與厚度並不 相同’且不同複晶石夕圖形密度之钱刻中止層（E t c h s七〇 ρ Layer)之厚度變化，使得此種蝕刻製程並不容易達成。更 糟的是，此種設計會面臨較高的接面漏電流（Junct i〇n Leakage)之問題。這是由於在主要蝕刻步驟與中止層移除 步=之蝕刻步驟中自鄰接接觸層部分或間隙壁（Spacer)層 蝕穿中止層會蝕刻過多材質（此種蝕刻配方（Recipe)會同時 蝕刻中止層與氮化矽間隙壁）。因此，上述情況將使得鄰接 接觸層與井（W e 1 1 )之間形成一漏電流路徑（係因此區域中僅 有輕摻雜汲極“^“丨丫 Doped Drain ;LDD)淺接面）。此 夕卜較小的晶胞會面臨另一個可靠度問題，即當晶胞尺寸 =操作電壓減小時所產生的軟錯誤率（soft Error Rate; )問通。這是由於較小的晶胞電容（較小的晶胞尺寸）盥 H的晶胞操，壓會在SRAM儲存節點上產生較少的充電 :或電路雜：：反存；Ί點n會容易心粒子放 面上產生電子〜、轉F 1 p)。此種機制係因α粒子在井接 存節點”所收集電：Γ且這些電子被NM0S充電節點（高儲 特）而使SRAM所儲存；V南節點會放電至低電位（、約為0伏丨 必要尋求解決之道貝料正反翻轉（Flip-F1〇P)。因此，有 【發明内容】 因此本發明的目的 日 ^就疋在提供一種SRAM之結構及其製造方

586215 五、發明說明（6) ΐ灿I藉以減*SRAM晶胞之尺寸與降低接觸層模組製巷夕 ’、與習知標準接觸層及鄰接接觸層比較之 Ϊ兩：ί軟錯誤率而言，與習知接觸層(如以-金屬層連接 個接觸插塞或鄰接接觸層）比較之下，本發明中二2 的接觸電阻(約1至5個數量級)。此高接觸電 的放雜訊時增長SRAM高節點 1 籍以改善軟錯誤率；而較長的放雷加 :(=M較長的白我修復（pM〇s充電至高節點或晶日° 鎖（Self-iatch))時間。 ^ ^ n m =本目的’提出一種靜態隨機存取記憶體之< 之：構ίί:ΓΓ施例中，此靜態隨機存取記憶體 :及3二入一閘極至少包括-導電氧化層； 植入區與導上述Γ之下方，其中上述離子 性連接至上述間極。糸用以使第一cm〇s電晶體之一汲極電 根據本發明之上琉0 λα 製造方法。在4;的=一種靜態隨機存取記憶體之 憶體之製造方法至父佳貫施例中，此靜態隨機存取記 該基材上具有—第；:c=下步驟：首先，提供-基材’. 行-離子植入製至少包括-氧化層。然後’進 入區，並使上述“ϊ以在上述閑極之下方形成一離子植 植入區與導電氧化=成為一導電氧化層’其中上述離子 層係用以使第一CMOS電晶體之一汲極電

586215 五、發明說明（7) 性連接至上述閘極。 因此，應用本發明可藉以減小SRAM晶胞之尺寸與降低接觸 層模組製程之複雜度。料，針對軟錯誤率而言，與= 接觸層比較《下’纟發明中的埋藏路徑具有車交高電 阻。此高接觸電阻可在元件遭受^粒子放射或電路雜= 增長SRAM局即點的放電時間，藉以改善軟錯誤率長 的放電時間可提供給SRAM較長的自我修復 ^ 點或晶胞自我閉鎖時間。 电王回即 【實施方式】 本發明係有關於一福JL古4·田过M β 及其製造方法。此埋藏結構之·之結構' ._ , runc 里職路么可做為其中一組CMOS之汲極盥 之^化舞^極之接觸窗。此埋藏路徑為經高純度換雜 :;=二精以形成一具有低電阻(11^至1。。。_之隨 控。此埋藏路徑結構（依序經由複晶石夕層/ (依序J由;動區等元件導電)之電阻仍瞻 ：r；； 辩A ^ ^ 數里級（0rder)。運用本發明可在元件 分)^放4電時^ 1電路雜m時增加儲存節點（CM0S閘極部 雜度，ΪΓ因而降咖晶胞之金屬層結構之複 ^ J且進一步降低SRAM晶胞之尺寸。 炎

Ikt ^ ^^ ^ ^ ^ t 其中尚未妒忐=之刀離字7L線別龍晶胞之平面示意爵， 成第一層金屬層（即第5圖巾的金属層39〇與金屬

586215 五、發明說明（8) ------- :4一00)。第4圖中除繪示呈長方形之3膽單位晶胞3〇外，更 :不與SRAM單位晶胞30相鄰之其它八個別龍單位晶胞中的 4分兀件。本發明之結構上的特徵在於，主動區51〇、主動 區51 2/主動區520、與主動區522已適當延長，以做為後續 分別形成埋藏路徑區580、埋藏路徑區582、埋藏路徑區 570、與埋藏路徑區572之區域。至於，第4圖中的其它元件 代表符號之詳細說明可參考以下對第5圖之說明。 請參考第5圖所繪示之依照本發明一較佳#施例的一種具有 埋藏路徑閘極結構之分離字元線SRAM晶胞之平面示意圖， 其中已形成金屬層390與金屬層400，而金屬層390可用以連丨 接NMOS電晶體PD-1之汲極D3與PMOS電晶體PU-1之汲極D1， 且金屬層400可用以連接NM〇s電晶體pd —2之汲極D4與PMOS電 晶體PU-2之汲極D2。第5圖中的SRAM單位晶胞30係以虛線長 方形來代表。至於，在此虛線長方形以外所繪示者係與 SRAM單位晶胞30相鄰之其它SRAM單位晶胞之部分元件。如 第5圖中所示，NMOS電晶體PG-1之源極S5係以BLA接觸插塞 1 50以及數層金屬層與介層插塞連接至位元線BLA(第1圖）； 同理，NMOS電晶體PG-2之源極S6係以BLB接觸插塞160以及 數層金屬層與介層插塞連接至位元線BLB(第1圖）。PM0S電 晶體PU-1之源極S1係以Vcc接觸插塞170以及數層金屬層與 介層插塞連接至電源Vcc(第1圖）；同理，PMOS電晶體PU-2 之源極S2係以Vcc接觸插塞180以及數層金屬層與介層插塞 ’ 連接至電源Vcc(第1圖）。NMOS電晶體PD-1之源極S3係以Vss 接觸插塞190以及數層金屬層與介層插塞連接至接地端

第12頁 586215 五、發明說明（9)

Vss(第1圖）；同理，NMOS電晶體PD-2之源極S4係以Vss接觸 插塞200以及數層金屬層與介層插塞連接至接地端Vss(第1 圖）。至於，NMOS電晶體PD-1之汲極〇3與NMOS電晶體PG-1之 >及極D 5連接後係以接觸插塞1 2 5 /金屬層3 9 0 /接觸插塞1 3 0 / 主動區510 /埋藏路徑區580(包括一層金屬層390、兩個接觸 插塞、與一個埋藏路徑區58〇)之順序連接至CM〇s電晶體（包 括PMOS電晶體PU-2輿NMOS電晶體PD-2)之閘極80。同理， NMOS電晶體PD-2之汲極D4與NMOS電晶體PG-2之汲極D6連接 後係以接觸插塞105 /金屬層400 /接觸插塞丨10 /主動區52〇/ 埋藏路徑區570(包括一層金屬層4〇〇、兩個接觸插塞、與一 個埋藏路徑區570 )之順序連接至CM0S電晶體（包括pM〇s電晶 體PU-1與NMOS電晶體pd-1)之閘極70。 請參考第6圖所繪示之第5 _中沿著b_bn線所形成的剖 面不意圖。為了使圖示較為清晰且說明較為清楚，第6圖中 f未繪不及標示介電層與第5圖中的Vcc接觸插塞丨8〇等元 件。由此第6圖可明顯看出PM〇s電晶體pu 270等Λ Λ通道560、複晶石夕層260、與金屬石夕化物層 Γ/化始：化物層270之材質例如可為二石夕化鈦、 、 或一石夕化鎳等。在第6圖中，pM〇s雷曰辦ρη 9在 形成於基材5 3 0之主動⑽電日日體PU-2係 包括閘極（由翁几^:動部分上。PM〇S電晶體PU-2 〇π (由乳化層280、複晶矽層、盥金屬石々仆铷® 等所組成）、、與源極S2。其中'金//化物層 3 0 0之材質例如可盔—a Τ 金屬矽化物層 買例如T為一石夕化鈦、二石夕化始、或二石夕化錄等。

586215 五、發明說明（ίο) 另一組CMOS電晶體之閘極70則位於主動區520之另一部分 上。至於，此另一組CMOS電晶體（包括PM0S電晶體PU-1與 NM0S電晶體PD-1 )之其餘部分（包括源極S1、汲極di、源極 S3、與汲極D3)則位於與b-b’剖面平行之另外兩個平面上。 另外’淺溝槽隔離區係用以電性隔離“⑽電晶體之閘極7〇 與其它元件。 請同時參考第5圖與第6圖。當NM0S電晶體PD-2之汲極〇4與 NM0S電晶體PG-2之汲極D6藉由接觸插塞1〇5、金屬層400、 與接觸插塞110連接至PM〇s電晶體pu-2之汲極D2後，並不需 再使用另一個金屬插塞即可進一步連接至另一組CM〇s電晶 體之閘極70。由第6圖中可明顯看出，本發明中係利用深離 子植入區550與氧化層通道56〇以使pM〇s電晶體pu_2之汲極 D2進一步連接至另一組CM〇s電晶體之閘極7〇。 士3第6曰圖中的深離子植入區55〇係對已延長之主動區52〇進 ϊ雜(Heavy D〇ping)而形成。此重摻雜步驟 ί /Λ舌驟來加以定義（*第4 ®中的土里藏路徑區5 7 〇 所不）'經由此重摻雜步驟了會形成深離子植入區 以外’更會使原來的CMOS電晶體之閘極7〇之閘極 :量的；子植入而導電’因而成為氧化層通道56。。至V， 二：里之重摻雜製程可在形成閘極之後且 ( 電層（Inter Uyer Dielectric ; UD)之 取《門' 2湖極與層間介電層之間，可視製程整來合進二要疋 ^ ,、，、預异（Thermal Budget)來調整運 時=二 ^ 驟。此外’換雜時所使用之離子種類可依實Si:: 586215 五、發明說明（11) 構來加以调整。若如上述實施例中所示，深離子植入區5 $ 〇 與氧化層通道560是位於PMOS部分，則掺雜時所使用之°離 種類為P型（例如二I化侧或銦），且植入能量約·為25kevs 40 0kev，而劑量約為1 X i〇i5/cm2至5 χ if/cM。反之，若-深離子植入區與氧化層通道是位於NM〇s部分，則摻雜時^ 使用之離子種類為N型（例如砷、磷、或銻），且植/入能旦 為 25kev 至 40 0kev，而劑量約為！ x 1〇15/cm2 至5χ 1〇17/^2里。、、、、 因此，由上述本發明較佳實施例可知，應用本發明可= 減小SRAM晶胞之尺寸與降低接觸層模組製程之複雜度/盘 知標^接觸層及鄰接接觸層比較之下）。此外，針對軟錯誤 率而$ ，與習知接觸層（如以一金屬 、、 或鄰接接觸層)比較之下，本發明兩個接觸插塞 ^ 同接觸電阻可在元件i曹辱 l ίΪΪίΐ”雜訊時增長高節點的放電時間，藉 自我修復（PMOS充電至$節胃έ g曰^7 ώ ^ eSRAM較長的 卜卜冰p曰上 同即點或曰曰胞自我閉鎖）時間。 ^卜，值付一 ^的是，雖然本發明之製造方法主要e用炎 製造具有埋藏路徑閘極結構iSRAM，但 2疋用末 適用於一般邏輯電路。 一疋此Ik方法同樣 雖然本發明已以一較佳實施例揭露如上，麸 定本發明，任何熟習此技藝者，在二/、並非用以限 範圍内，當可作各種之更動；二不之精神和 圍當視後附之申請專利範圍所界定者為=本發明之保護範 586215 圖式簡單說明 【圖式簡單說明】 ，1圖係繪示習知分離字元線SRAM單位晶胞之電路圖。 圖係繪示習知分離字元線SRAM單位晶胞之平面示意 圖係繪不第2圖中沿著a — a，剖面線成的剖面音 圖。 1 μ 第4圖係繪示依照本發明一較佳實施例的一種具有埋藏路 閑極結構之分離字元線SRAM晶胞之平面示意圖，其中二 形成第π層金屬層。 ^ 第5圖係緣示依照本發明一較佳實施例的/種具有埋藏路和 閘極結構之分離字元線SRAM晶胞之平面示意圖，其中已形二 成第一層金屬層，而此第一層金屬層可用以連接電晶 體PD-1與PMOS電晶體PU-1之沒極，且此第z層金屬層可^曰 以連接NMOS電晶體PD-2與PMOS電晶體Ρϋ_2之汲極。曰 第6圖係繪示第5圖中沿著b - b ’剖面線所形成的剖面示意 圖。 、 元件代表符號簡單說明】 10 節點 20 節點 30 SRAM 單 位 晶 胞 40 對角 線 50 旋轉 對 稱 70 CMOS 電 晶 體 之 80 CMOS 電 晶 體 之 90 金屬 層 〇

第16頁 586215 圖式簡單說明 100 :金屬層 I 0 5 :接觸插塞 II 0 :接觸插塞 1 2 0 :接觸插塞 1 2 5 :接觸插塞 1 3 0 :接觸插塞 1 4 0 :接觸插塞 150 : BLA接觸插塞 160 : BLB接觸插塞 170 : Vcc接觸插塞 180 : Vcc接觸插塞 190 : Vss接觸插塞 20 0 : Vss接觸插塞 210 :主動區 2 2 0 :主動區 2 3 0 :基材 240 :淺溝槽隔離區 2 5 0 :氧化層 2 6 0 :複晶矽層 2 7 0 :金屬矽化物層 2 8 0 :氧化層 290 :複晶矽層 3 0 0 :金屬石夕化物層 3 9 0 :金屬層

第17頁 586215 圖式簡單說明 4 0 0 :金屬層 > 510 :主動區 512 :主動區 520 :主動區 522 :主動區 5 3 0 :基材 5 4 0 :淺溝槽隔離區 5 5 0 :深離子植人區 5 6 0 :氧化層通道 5 70 :埋藏路徑區 φ 5 7 2 :埋藏路徑區 5 8 0 :埋藏路徑區 5 8 2 ·埋藏路徑區 BLA :位元線 BLB :位元線 D1 :汲極 D 2 :汲極 D 3 :汲極 D4 :汲極 D5 :汲極 D 6 :汲極 PD-1 : NMOS 電晶體 * PD-2 : NMOS 電晶-體 PG-1 ·· NMOS 電晶體

第18頁 586215 圖式簡單說明 PG_2 : NMOS電晶體 PU_1 : PMOS電晶體 PU-2 : PMOS電晶體 S1 源極 S2 源極 S3 源極 S4 源極 S5 源極 S6 源極 WL1 :字元線 WL2 :字元線 Vcc •電源 Vss :接地端 a

第19頁

Claims (1)

1. 586215 六、申請專利範圍 1· 一種靜態隨機存取記憶體（Static Random Access Memory ; SRAM)之結構，至少包括： 一第一互補金氧半（Complementary Metal Oxide Semiconductor ; CMOS)電晶體； 一第二CMOS電晶體，該第：CM〇s電晶體之一閘極至少包括 一導電氧化層；以及 一離子植入區，位於該閘極之下方，其中該離子植入區與 該導電氧化層係用以使該第一CMOS電晶體之一汲極電性^ 接至該閘極。 申叫專利範圍第1項所述之靜態隨機存取記憶體之結 L如其利二 =^ 程來形成。 層與該離子植入區係以一離子植入製 4. 構 5. 構 表之 此ϊ為25kev至400kev。 如申请專利範圍第^ 十、 ，其中該離子植入製：二J靜態隨機存取記憶體之結 之一劑量為lx l〇15/cm2 至5x 1(F

   第20頁 586215 六、申請專利範圍 /cm2 。 ^如申請專利範圍第】項所述 構，其中該導電氧化層與該離子插心機存取記憶體之結 型。 入區中之複數個離子為p 7·如申請專利範圍第6項所述之 構，其中該些離子係 —l Ik機存取記憶體之結 族群。自於由二鼠化蝴以及銦所組成之一 8 ·如申請專利範圍第！担#、+、4 & i 構，其中料電氧化層與該料植t =存取記憶體之結 型。 入£中之複數個離子為N 9·如申請專利範圍第8項所述之 構’其中該些離子係選自於由钟、體之結 族群。 以及銻所組成之一 10. 提供 CMOS 氧化 在該 導電 -種靜態隨機存取記憶體之製造方法，至 一基材，該基材上且有一第帝θ 夕匕括· φ曰触^刊工，、有弟CMOS電晶體與一第一 :曰曰體’其中該第二CMOS電晶體之一閑 ：二 層；以及 土夕巴括— m形成一離子植入區，並使該氧化層成為 氧化層，其中該離子植入區與該導電氧化層係用^ 使

   第21頁 586215 六、申請專利範圍 -~_____ 該第一CMOS電晶體之一汲極電性連接至該閘極。 Π ·如申請專利範圍第1 〇項所述之靜態隨機 製造方法，其中該靜態隨機存取記憶體為分…记憶體之 隨機存取記憶體。 子711線靜態 1 2·如申請專利範圍第丨〇項所述之靜態隨機 製造方法’其中形成該離子植人區之—能量為25kev\體之 /1 Π Π Ιτ ττ 13·如申請專利範圍第丨〇項所述之靜態隨機存取記 製造方法，其中形成該離子植入區之一劑量二/ ^ 至5x 1(F/Cm2。 ϋ /cm2 14·如申請專利範圍第10項所述之靜態隨機存取記憶 製造方法，其中該導電氧化層與該離子植入區中之^ 離子為Ρ型。 数個 [5 ·如申請專利範圍第丨4項所述之靜怨隨機存取記憶體之 製造方法，其中該些離子係遂自於由一氟化硼以及銦所組 成之一族群。 、 16·如申請專利範圍第1〇項所述之靜態隨機存取記憶體之 製造方法，其中該導電氧化詹與該離子植入區中之複數個

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   六、申請專利範圍 離子為N型。

   1 7 ·如申請專利範圍第1 6項所述之靜铑左 製造方法，其中該些離子係選自於ώ〜卩現機存取記憶體之 成之一族群。 坤、磷、以及銻所組 1 8 ·如申請專利範圍第1 0項所 製造方法，盆♦ # 1 1 〜甲該製造方法更 i>{C ^ '^靜態隨機存取記憶體之 、用於一邏輯電路。