TW578307B - Silicon-on-insulator single crystal chip structure - Google Patents

Description

578307 五、發明說明（1) 【發明所屬之技術領域】 本發明係提供一種so I單晶晶片結構以及其製造方 法，尤指一種於氧化層下設置至少一氧化層下電路元件的 S0 I單晶晶片結構以及其製造方法。 【先前技術】 請參閱第一圖A，第一圖A為習知SO I單晶晶片結構1之 示意圖。顧名思義，所謂的絕緣層上覆矽 (S i 1 i c ο η - 0 η - I n s u 1 a t 〇 r， S 0 I )單晶晶片結構即是單晶石夕 (single crystal silicon)元件層（active device layer)被設置在絕緣層（insulator)(如二氧化石夕）之 上。第一圖A之SOI早晶晶片結構1包含有一單晶元件層2用 來做積體電路元件的佈局、一絕緣層4位在單晶元件層2的 下方、以及一接地層6位在絕緣層4的下方。一般而言，就 早sa元件層2來說’其厚度dl是屬於均勻分佈（uniformly distributed )，也就是同一 S〇i單晶晶片上，其單晶元件 層的厚度均大致相同。絕緣層4通常又被稱為埋入氧化層 (buried oxide layer，簡稱ΒΟχ )，此埋入氧化層的形 成方式很多’譬如直接把氧原子離子佈植注入矽基材 (silicon substrate)當中，再加高溫來氧化原先的矽基 材\使得原始的矽基材結構能在某個可預先決定的特定深 度形。成熱氧化一氧化石夕（thermal oxides}的埋入氧化層。 S〇1單晶晶片結構1另外包含有一電連接層（interconnect layer )8位於單晶元件層2的上方，其目係用來建立單晶元

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件層2内各電路元件（未顯示）間的電連接。 然而，此種SO I單晶晶片結構1卻在靜電放電 (electro-static discharge)保護的功能上卻表 原因在於一般的靜電放電保護電路都需要在單晶_不佳’ 佔據一相當大的面積’才能讓整個晶片結構1 # &2 靜電放電保護。可是此種SOI單晶晶片結構1又由於#的 4的限制’使得靜電放電時所產生的電流沒有簡單辦去 到一個有效傳導到接地層6的放電路徑。此外，由於1 = 元件層的厚度d 1通常很薄’因而整個單晶元件層的元件曰扩 潰電壓（break down voltage)受到了限制，再加上絕緣^ 4不導電之故’使得整個SOI單晶晶片結構1熱傳導功能同 樣受到影響，所以一些大功率元件並不適合設置在此種 SO I單晶晶片結構1中之單晶元件層2上。 此外，請參閱第一圖B，第一圖β為習知多層元件層 (multi - layer devices) 堆疊在一矽基材上之晶片結構之 實施例1 0之示意圖。此實施例1 0包含有一第一元件層 (device layer ) 11、一第二元件層12、分別位於這些元 件層1 1與1 2上的電連接層1 3、一絕緣層1 4位於第二元件層 12與電連接層13之間以及一發材基底15。由第一圖B可 知，元件層11與1 2之間係至少由一絕緣層1 4分隔開。絕 緣層14係由化學氣相沉積（chemical vapor deposition) 生成。

578307 五、發明說明（3) 此種多層堆疊之元件層結構1 〇可節省晶片面積。然其 上層（第二）元件層12是由複晶石夕薄膜（p〇ly-silicorl film)經過重新結晶（recrystalization process)後形 成，會包含許多晶界（grain boundaries)以及各類晶格 缺陷（lattice defects)，因此其上層元件層並不適合 運用在深次微米元件（deep sub-micron devices)之製 造。同時在一般的應用上，此多層堆疊元件層結構1 〇之第 一元件層11與第二元件層12所佈局的積體電路元件之特徵 尺寸彼此相當或相近，相對降低其所能佈局元件間的差異 性。此外，其上層（第二）元件層丨2之散熱亦是一個問 題。 习 是以，由上可知，上述習知的S0 I單晶晶片結構，或 1知的夕層元件層堆疊之晶片結構，在實際使用上，顯然 /、有不便與缺失存在，而可待加以改善者。 介緣是’本發明人有感於上述缺失之可改善，乃特潛心 研究’終於提出一種設計合理且有效改善上述缺失之本發 明〇 【發明内容】 本發明之主要目的即是提供一種SOI單晶晶片結構， 經由於埋入氧化層下屬於接地層的區域提供大功率消耗元

第7頁 578307 五、發明說明（4) 件的設置，，使得原先存在於單晶元件層因為厚度限制所衍 生的大功率元件散熱及接地等問題於本發明之S〇丨單晶晶 片結構中不復存在。此外，本發明之SO Ϊ單晶晶片結構係 由兩晶f接合而成，故有一完整的矽基材可做為接地層使 用，使得本發明之S0 I單晶晶片結構在靜電放電的對抗力 上，將明顯優於前述關於習知技藝的揭露。又，由於本發 明之單晶元件層係一單晶結構，可適用於深次微米元件 (例如小於0 · 1微米之CM0S元件）之製作，且氧化層下元件 則可製作成較大特徵尺寸（f e a t u r e s i z e )之元件（例如大 於0·35微米之CMOS或Bipolar元件），而使得特徵尺寸差異 甚大之元件可以製作在同一 S 0 I單晶晶片結構中，此乃習 知技術所不能經濟有效地（cost effectively)達成的。 為了達成上述目的，本發明之S0 I單晶晶片結構包含 有：一單晶元件層（active device layer)，用來佈局 至少一 SOI元件；一埋入氧化層（buried oxide layer, BOX )位於單晶元件層之下；以及一接地層位於氧化層之 下’接地層包含有至少一氧化層下元件（device under BOX, DUBOX )。在其製造過程中，單晶元件層係由一第一 晶圓提供，而該接地層則是由一第二晶圓提供，第一晶圓 與第二晶圓係透過一晶圓接合（wafer bonding)的方式 彼此連接，藉此形成上述之SO I單晶晶片結構。 為了使 貴審查委員能更進一步瞭解本發明為達成預

578307 五、發明說明（5) 定目的所採取之技術、手段以及功效，請參閱以下有關本 發明之詳細說明與附圖，相信本發明之目的、特徵以及特 點’當可由此得一深入且具體之瞭解，然而所附圖示僅提 供參考與說明用，並非用來對本發明加以限制者。 【實施方式】 請參閱第二圖，第二圖為本發明S〇丨單晶晶片基本結 構2 0的示意圖。SO I單晶晶片結構2 〇包含有一單晶元件層 22用來佈局SOI元件23、一埋入氧化層（BOX ) 24位於單晶 元件層22的下方以及一單晶接地層μ位於埋入氧化層24的 下方。SO I單晶晶片結構2 0另外包含有至少一氧化層下元 件（device under BOX) 27。不論是第二圖的s〇i單晶晶片 結構以及稍後即將提到的數種不同的變化，都是由兩晶圓 經過晶圓接合的方式形成。而此實施例的埋入氧化層2 4 可能由第一晶圓與第二晶圓合力提供，亦可單獨由第一晶 圓或第二晶圓提供（由氧化層下元件2 7所涵蓋的上下位置 判斷之）。單晶元件層2 2隸屬於第一晶圓2 8，埋入氧化層 2 4則是在一種實施態樣中係隸屬於第一晶圓2 8，在另一種 實施態樣中之埋入氧化層24可能為一複合層，其中一部份 氧化層係隸屬於第一晶圓2 8且另一部份氧化層則係隸屬於 第二晶圓29 (如第二圖所不），而接地層26則完全由第二 晶圓2 9提供。第二圖上第一晶圓2 8與第二晶圓2 9標號之間 的虛線’即為兩晶圓的晶圓接合面，晶圓接合面的上下位 置由氧化層下元件27的種類及所涵蓋的上下位置決定之，

578307 五、發明說明（6) 並不限於第二圖所示之上下位置。當埋入氧化層24完全僅 由第一晶圓2 8 (或第二晶圓2 9 )提供時，故此第一晶圓2 8與 第二晶圓2 9的接合只需使用眾多晶圓接合方法中之一的所 謂擴散接合法（diffusion bonding)，即在某個特定高 溫時直接把埋入氧化層2 4與第二晶圓2 9 (或第一晶圓2 8 )之 石夕晶表面接合即可，而此時此埋入氧化層2 4必須為一熱氧 化二氧化矽（thermal oxides);當此埋入氧化層24由第 一晶圓2 8以及第二晶圓2 9分別提供時，可另外使用一旋施 玻璃（spin on glass，S0G)做為接合劑（adhesive)來 接合兩晶圓上的氧化層。 請參閱第三 的第一實施例3 0 為一 P基底（P-we 此實施例3 0同樣 用來佈局至少一 晶圓3 8提供）以 件3 5 (由第二晶 或第二晶圓3 9 ) 供氧化層再透過 34 ’其所採用的 已在先前之揭露 圖’第三圖為本發明之S0 I單晶晶片結構 之示意圖。第三圖中的氧化層下元件35 11)的PN接面二極體（juncti〇ri diode)。 具有單晶元件層32 (由第一晶圓38提供） SOI元件33與一埋入氧化層34 (可由第一 及接地層36與接地層所包含的氧化層下元 ，39提供）。隨著單一晶圓（第一晶圓38 ^供埋入氧化層34，或是由兩晶圓分別提 ，圓接合而能形成第三圖之埋入氧化層 晶圓接合方法係彼此不同，關於此部分， 中有所說明。 請參閱第四圖，第四圖為本發明之SOI單晶晶片結構

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=，二實施例40之示意圖。與第三圖相比較，此實施例4〇 =是把氧化層下元件由P基底”接面二極體換成N基底”接 =二極體。此外，此實施例40同樣具有單晶元件層42 (由 弟一晶圓48提供）用來佈局至少一 S0I元件46與一埋入氧 化層43 (可由第一晶圓48提供）以及接地層44與接地層所 包含的氧化層下元件47 (由第二晶圓49提供）。隨著單一 ，圓（第一晶圓48或第二晶圓49 )提供埋入氧化層43，或 是由兩晶圓分別提供氧化層再透過晶圓接合而能形成第三 圖之埋入氧化層4 3，其所採用的晶圓接合方法係彼此不 同’關於此部分，已在先前之揭露中有所說明。 卜 請參閱第五圖，第五圖為本發明SO I單晶晶片結構之 第三實施例2 0 0之示意圖。此單晶晶片結構2〇〇包含有一單 晶元件層2 0 1、一埋入氧化層2 〇 2以及一接地層2 〇 3，其中 於接地層2 0 3上設置有一 N基底的PNP電晶體2〇4。同樣的 SO I單晶晶片結構亦可設置一 p基底的npn電晶體（未顯 示）。 , 请繼續參閱第六圖’第六圖為本發明之第四實施例 22 0之示意圖。本實施例22 0同樣包含有一單晶元件層 221、一埋入氧化層222以及一接地層223，其中於接曰地層 223設置與第五圖相同之氧化層下元件（也就是n基底pNp 電晶體）2 2 4。與第五圖所揭露的實施例不同處在於，實 施例22 0另外對應此N基底PNP電晶體224的多個p型離子植

第11頁 578307 五、發明說明（8) 入區之間設置有至少一絕緣溝槽（i s ο 1 a t i ο η trench)225 ο 第七圖所示為本發明SO I單晶晶片結構之第五實施例 70的示意圖。此實施例70的氧化層下元件為一 PNPN矽控整 流器（silicon controlled rectifier)。此實施例 70 同樣 包含有一單晶元件層72、一埋入氧化層73以及一接地層 74。接地層74包含有一氧化層下元件76，而單晶元件層72 與氧化層73係由第一晶圓77所提供，第二晶圓78則提供接 地層7 4。與前述之各實施例相同，本實施例7 0的第一晶圓 7 7或第二晶圓7 8亦均可以各自提供氧化層，以形成最後的 埋入氧化層7 3，如此作法當然也影響到所選擇的晶圓接合 方式。單晶元件層7 2係用來佈局至少一 s〇 I元件7 5。 5 0中 晶晶 53以 元件 於埋 5 6電 電塞 子植 61自 第八 的氧 片結 及一 55， 入氧 連接 62係 入區 然需 圖則為本發明第六實施例5 〇之示意圖。 化層下元件係為一 N基底的pnp電晶體。 構5 0同樣包含有一單晶元件層5 2、一埋 接地層5 4。單晶元件層5 2係用來佈局至 而接地層54則包含有至少一氧化層下元 化層53本身不會導電，故若欲與此氧化 時’必須透過導電塞（v i a ) 6 2的設置( 與此N基底PNP電晶體56的各極（也就是 57與58)上的接觸電極61連接，而這些 要再與N型離子植入區57與P型離子植入 本實施例 此SOI單 入氧化層 少一 SOI 件5 6。由 層下元件 這些導 不同的離 接觸電極 區58連

第12頁 578307 五、發明說明 接。導電 6 3所環繞 6 1將使導 縮小。如 以直接與 備接觸電 有一電連 52之上， 電連接層 化層下元 (9) 塞62將另外為一絕緣溝槽（is〇iati〇n trench) 。由於接觸電極6 1的面積較大，故使用接觸電極 電塞62與離子植入區57以及58之間的接觸電阻能 果沒有上述接觸電極61的設置，導電塞62同樣可 離子植入區57與58連接，只是導電效果就沒有具 極6 1時來得好。此s〇丨單晶晶片結構5 〇另外包含 揍層（interconnect layer) 51位於單晶元件層 用來電連接各SOI元件55。導電塞62也是會與此 51電連接，使得單晶元件層52及電連接層能與氧 件56電連接。 ” 由於接觸電極6 1的設置，使得在製造此s〇 I單晶晶片 ，構50時，讓接觸電極61與部分的氧化層53由第二晶圓65 提供，再與第一晶圓6 4做晶圓接合會是一個可行的作法。 如此一來’晶圓的接合面就必須加入前文已經提過的旋施 玻璃（S0G )氧化層做為連接兩晶圓的接合劑。兩晶圓64 與65的接合面如第八圖中虛線所示，此接合面係位 電極61上表面之上方。 一請參閱第九圖為本發明單晶晶片結構第七實施例2 5 〇 之示意圖。實施例2 5 0包含有一電連接層2 5 1、一單晶元件 層2 52、一絕緣層2 53以及一接地層2 54，其中接地層曰曰2 54設 置有一 N基底PNP電晶體2 5 5。此N基底PNP電晶體2 5 5之各^ 離子植入區直接透過導電塞257與電連接層251電連接。導

iMH 第13頁 578307 五、發明說明（ίο) 電塞2 5 7另外有一絕緣溝槽2 5 8環繞。 第十圖為本發明早晶晶片結構之第八實施例2 7 〇之示 意圖。實施例2 7 0包含有一單晶元件層2 7 1、一埋入氧化層 272以及一接地層273。接地層273設有一 P型金氧半場效電 日日體（P type MOSFET) 274的氧化層下元件。與前述pNp電 晶體實施例不同之處在於在此p型金氧半場效電 兩P型離子植入區之間設有一以金屬（metal)或多^1274之 (poly-silicon)材料的閘極（gate) 275與一閘極介電層 (gate dielectric)276〇 曰 第十一圖揭示了本發明S0丨單晶晶片結構之第九施 例9 0。此SO I單晶晶片結構9 〇包含有一單晶元件層9 2、一 氧化層93、一接地層94以及一電連接層95。其中， 件層92係用來佈局S0I元件96，而本實施例中的氧化層曰曰下 二件97為一 N型金氧半場效電晶體（N —type M〇SFET)，苴 子植二區之間設有一閘極（gate) 98與-閘極 ,t fair ； ： ^ ^ ^ ^ ^ ^ ^ i舱工姑 ^ m x 夕矽日日（poly一silicon)材料，而 得對Λ的接觸電極99以與電連接層95 1 Π9 BP 電土 1 〇 1以及裱繞此導電塞1 0 1的絕緣溝槽 的自/决^了#與接觸電極99與閘極98電連接至電連接層95 同樣可包含某些變化，如不設置這些接 而讓導電塞101直接由電連接層95開始貫通到

578307 五、發明說明（11) 離子植入區之上表面。由於閘極9 8的存在，使得本實施例 90在第一晶圓103與第二晶圓104的接合時，係循著閘極的 上端實施（接合面為虛線105)，也就是兩晶圓（1〇3與 1 0 4 )將分別負責提供部分的氧化層，使得接合完畢後形 成具有埋入氧化層93的SOI早晶晶片結構90。由於兩晶圓 係以氧化層對氧化層來彼此接合，使得有必要讓旋施玻璃 做為一黏著劑使用。 至於第十二圖則是本發明之單晶晶片結構第十實施例 290之示意圖。實施例290包含有一電連接層291、一單晶 元件層292 ' —埋入氧化層293以及一接地層294。其中， 接地層294設有一 P型金氧半場效電晶體295，其中兩P型離 子植入區之間設有一以金屬（metal )或多矽晶（p〇ly - silicon)材料的閘極（gate) 296與一閘極介電層（gate dielectric) 2 98。此P型金氧半場效電晶體2 9 5的閘極296 及離子植入區係透過一導電塞297與電連接層291電連接。 導電塞2 9 7外圍亦環繞有一絕緣溝槽2 9 9。於此實施例中， 離子植入區上方並未有接觸電極的設置。 請繼續參閱第十三圖，第十三圖係以第^--圖埋入氧 化層9 3 (但不包含閘極9 8本身與閘極介電層1 〇 〇 )於晶圓 接合後的剖面示意圖。在設置第十一圖的閘極9 8之前，兩 晶圓之石夕層之外均包含有一熱氧化層（thermal 〇xide， TOX ) 106，而在設置一層閘極介電層（gate dielectric)

第15頁 578307 五、發明說明（12) 1 0 0與閘極9 8之後（在閘極9 8區以外的位置，閘極介電層 100會被去除），再於閘極98之上設置一覆蓋氧化層（cap ο X i d e ) 1 0 8。此兩晶圓將於稍後利用旋施玻璃1 0 9來接 合，使得接合後的埋入氧化層9 3 (但不包含閘極的位置） 的剖面圖如第十三圖所示。 請參閱第十四圖，第十四圖為製造本發明SO I單晶晶 片結構包含有一 P型金氧半場效電晶體295為其氧化層下元 件之方法150的簡化製造流程圖（simplified manufacture flow)。此方法包含有下列步驟： 步驟1 5 1 :開始； 步驟152:於第二晶圓表面形成一熱氧化層（thermal oxide ) ; 步驟153;於熱氧化層上設置至少一對之（a pair of)對準 標記（alignment marks )； 步驟154:微影（micro-lithography)並離子布植一 N型基 底； 步驟1 5 5 :於將設置閘極的預定位置進行微影及熱氧化層 触刻； 步驟1 5 6 :先行鋪上一絕緣層（閘極介電層）； 步驟1 5 7 :於絕緣層上設置一金屬閘極或多晶矽閘極（例 如於沉積閘極材質層後，使用化學機械研磨（CMP)法去除 多餘之部分）； _ . . 步驟1 58 :於閘極上設置一覆蓋氧化層（cap oxlde );

第16頁 578307 五、發明說明（13) 步驟1 59 :微影並做P型離子布植，設置源極（source)與 沒極（d r a i η)； 步驟1 60 :利用大角度傾斜植入汲極法（Large Angle Tilted Implant Drain method，LATID method)進行輕度 摻雜沒極製程（Lightly Doped Drain process, LDD process ). 步驟1 6 1 :準備一第一晶圓，並於預定切割平面位置注入 氫離子； 步驟1 6 2 :接合第一晶圓與第二晶圓，並於預定切割平面 位置處切割（s p 1 i t)第一晶圓；

步驟1 6 3 :於切割面進行後續表面處理； 步驟164 :於SOI晶圓表面設置SOI元件； 步驟165:於SOI元件層上方設置導電塞以及電連接層； 步驟1 6 6 :結束。

由之月ίι關於早晶晶片結構部分的介紹，對一金氧半場 效電晶體而言，由於閘極的設置，使得最後的所謂埋入氧 化層不可能完全由某單一晶圓所提供。晶圓的接合面係在 閘極設置位置的上端，閘極除了先有一閘極介電層在其下 方外，另外有一覆蓋氧化層（cap oxide)於閘極設置完畢 後覆蓋於閘極之上。此閘極介電層並不需要限制在只能使 用二氧化石夕做為材料，一些南介電係數的介電材料 (high - k dielectric material)同樣可以成為被考慮的對 象，目的在使閘極的漏電流不會太大。早先一步設置閘極

第17頁 578307 五、發明說明（14) 的目的，在於離子布植自動對準（Self-aligned implant )，使得之後源極與汲極間的表面通道（surf ace channe 1 )長度能夠得到準確地控制。第一晶圓係翻轉與第 一晶圓做晶圓接合’由於有覆蓋氧化層的存在，使得此覆 蓋氧化層（屬於第二晶圓）將需要以旋施玻璃為媒介方能 與第一晶圓的氧化層做黏著。另外，如果有需要的話，方 法150的步驟可以加入於第一預定位置處設置接觸電極的 步驟’這些接觸電極將直接與金氧半場效電晶體的離子植 入區接觸，而往單晶元件層以及電連接層的電連接則另外 透過導電塞的設置。第一晶圓先於預定晶圓接合面之第二 預定平面深度位置布植注入氫離子，此第二預定平面深^ 位置即為晶圓接合之後對第一晶圓進行切割（sp丨i t)時的又 平，位置。於切割後，可對形成之SO I晶圓表面進行高溫 的氫氣回火（hydrogen anneal)加上氫氟酸（HF)蒸汽或^ 液的清洗步驟。氫氣回火是為了讓於切割過程中受損的4表 面晶格（lattice )得以恢復，而氫氟酸蒸汽或溶液則b 為了清除一些多餘的表面二氧化矽。此外，於第一晶& 割後，可先行利用一化學機械研磨法（CMp)來讓切割曰面刀 以平整。於兩晶圓接合之後，同樣可以在晶圓接合面進于〜 一熱回火（thermal anneal)的步驟，其目的在於加強曰= 接合之強度。方法1 5 〇所揭示的許多步驟，彼此都可曰 ，順序替換，或是同時進行，只要能在原第一晶圓佈互 soi/件（此佈局動作係在S0I晶圓形成後實施），而 一的圓則負責設置所謂的氧化層下元件的大原則下進^即

第18頁 578307 五、發明說明（15) 可。另外，S0 I單晶晶片結構中的埋入氧化層則可由第一 晶圓或第二晶圓獨力或合力提供，只是會影響到所選擇的 晶圓接合方法。至於與電連接層連接的導電塞，則是要等 到S0 I單晶元件層設置完畢後才開始設置，使得這些氧化 層下元件能透過這些導電塞的設置與電連接層及SOI元件 連接。 化 氧 在 係 異 差 要 主 其 構 結 片 晶 晶 單 造 製 續。 後述 的贅 後加 合不 接便 及此 以在 合， 接異 小 晶同 在大 他都 其實 so，其 種同驟 各不步 明的關 發件相 本元之 下理 層處 率上 功在 些置 一設 把續 。繼 so法， 種方件 一其元 供及小 提以的 係件大 明元麼 發率這 本功是 ，大不 術置都 技設求 知下要 習層熱 於化散 較氧及 相其以 於耗 構消

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第19頁 578307 圖式簡單說明 【圖示簡單說明】 第一圖A為習知SO I單晶晶片結構之示意圖。 第一圖B為另一習知的SO I單晶晶片結構的示意圖。 第二圖為本發明S0 I單晶晶片基本結構的示意圖。 第三圖為本發明之S0 I單晶晶片結構的第一實施例之示意 圖。 第四圖為本發明S0 I單晶晶片結構之第二實施例之示意 圖。 第五圖為本發明S0 I單晶晶片結構之第三實施例的示意 圖。 第六圖為本發明S0 I單晶晶片結構之第四實施例之示意 圖。 第七圖係本發明S0 I單晶晶片結構第五實施例之示意圖。 第八圖係本發明SO I單晶晶片結構第六實施例之示意圖。 第九圖為本發明S0 I單晶晶片結構第七實施例之示意圖。 第十圖為本發明SO I單晶晶片結構第八實施例之示意圖。 第十一圖為本發明SO I單晶晶片結構第九實施例之示意 圖。 第十二圖為本發明S0 I單晶晶片結構第十實施例之示意 圖。 第十三圖為以第十一圖埋入氧化層（但不包含閘極的位置 )於晶圓接合後的剖面示意圖。 第十四圖為製造本發明S0 I單晶晶片結構包含有一 P型金氧 半場效電晶體為其氧化層下元件之方法的簡化製

第20頁 578307 圖式簡單說明 造流程圖。 圖示之符號說明 20 > 30 > 40 > 50 ' 70 ' 90 ' 200 > 220 ' 250 、 270 、 290 S 0 I早晶晶片結構 22 > 32 > 42 ' 52 ' 72 ' 92 ' 20 卜 22 卜 2 5 2 ' 27卜 292 單晶元件層 23 、 33 、 46 、 55 、 75 、 96 SOI元件 24 、 34 、 43 、 53 、 73 、 93 ' 202 、 222 、 253 、 272 、 292 埋入氧化層 26 ' 36 、 44 ' 54 、 74 、 94 、 203 、 223 、 254 ' 273 、 294 接地層 27 、 35 、 37 、 47 、 56 、 76 、 97 、 204 、 224 、 255 、 274 、 295 氧化層下元件 18 ' 23 ' 5卜 95 > 25卜 291 電連接層 28 H 48 '64、77、103 第一晶圓 29 、 39 、 49 、 65 、 78 、 104 第二晶圓 57 ^ 58 離子植入區

第21頁 578307 圖式簡單說明 61 > 99 接觸電極 62 ' 10卜 257 ' 297 導電塞 63 - 102 ' 225 ' 258 ' 299 絕緣溝槽 98 ^ 275 > 296 閘極 105 接合面 106 熱氧化層 100 ' 276 ' 298 閘極介電層 108 覆蓋氧化層 109 旋施玻璃

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Claims (1)

1. 578307 六、申請專利範圍 1. 一種S0 I單晶晶片結構，包含有： 一單晶元件層（active device layer)，用來佈局至 少一 S 0 I元件； 一埋入氧化層（buried oxide layer，BOX)位於該單 晶元件層之下； 一接地層位於該氧化層之下；以及 一氧化層下元件（device under BOX, DUB0X)，該氧 化層下元件係完全設置於該接地層；或是部分設置於該接 地層而部分設置於該氧化層之中； 其中，該單晶元件層係由一第一晶圓提供，而該接地層則 是由一第二晶圓提供，該第一晶圓與該第二晶圓係透過一 晶圓接合（wafer bonding)的方式彼此連接。 2. 如申請專利範圍第1項之SO I單晶晶片結構，其中該氧化 層下元件為一 P基底的PN接面二極體。 3. 如申請專利範圍第1項之SO I單晶晶片結構，其中該氧化 層下元件為一 N基底的PN接面二極體。 4 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧化 層下元件為一 N基底的PNP電晶體。 5 ·如申請專利範圍第4項之SO I單晶晶片結構，其中該N基 底PNP電晶體包含有多個P型離子植入區以及一 N型離子

   第23頁 578307 六、申請專利範圍 植入區，其中該P型離子植入區與該N型離子植入區於其 區上表面分別設置有一接觸電極。 6 ·如申請專利範圍第5項之SO I單晶晶片結構，其中該接觸 電極之上表面分別設置有一導電塞（via)，其中該導電 塞係另外為一絕緣溝槽所環繞。 7 ·如申請專利範圍第4項之SO I單晶晶片結構，其中該N基 底PNP電晶體包含有多個P型離子植入區以及一 N型離子 植入區，其中該多個P型離子植入區之間設置有至少一 絕緣溝槽（isolation trench)。 8.如申請專利範圍第4項之SO I單晶晶片結構，其中該N基 底PNP電晶體包含有多個P型離子植入區以及一 N型離子 植入區，其中該P型離子植入區與該N型離子植入區於其 區之上表面分別設置有一導電塞，其中該導電塞係另外 為一絕緣溝槽所環繞。 9 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧化 層下元件為一 P基底的NPN電晶體。 1 〇 ·如申請專利範圍第9項之SO I單晶晶片結構，其中該P基 底NPN電晶體包含有多個N型離子植入區以及一 P型離子 植入區，其中該N型離子植入區與該P型離子植入區於

   第24頁 578307 六、申請專利範圍 其區上表面分別設置有一接觸電極。 11.如申請專利範圍第1 〇項之so I單晶晶片結構，其中該接 觸電極上表面分別設置有一導電塞，其中該導電塞係 另外為一絕緣溝槽所環繞。 1 2.如申請專利範圍第9項之SO I單晶晶片結構，其中該P基 底NPN電晶體包含有多個N型離子植入區以及一 P型離子 植入區，其中該多個N型離子植入區之間設置有至少一 絕緣溝槽。

   1 3.如申請專利範圍第9項之SO I單晶晶片結構，其中該P基 底NPN電晶體包含有多個N型離子植入區以及一 P型離子 植入區，其中該N型離子植入區與該P型離子植入區於 其區之上表面分別設置有導電塞，其中該導電塞係另 外為一絕緣溝槽所環繞。 1 4.如申請專利範圍第1項之SO I單晶晶片結構，其中該氧 化層下元件為一PNPN石夕控整流器（silicon controlled rectifier, SCR) 〇

   1 5 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧 化層下元件為一 P型金氧半場效電晶體。

   第25頁 578307 六、申請專利範圍 1 6 ·如申請專利範圍第1 5項之SO I單晶晶片結構，其中該P 型金氧半場效電晶體包含有一閘極，其中該閘極之上 方另外與一導電塞電連接，其中該導電塞另外為一絕 緣溝槽所環繞。 1 7 ·如申請專利範圍第1 5項之SO I單晶晶片結構，其中該P 型金氧半場效電晶體另外設置有至少一接觸電極設於 其各離子植入區之上表面。

   1 8 ·如申請專利範圍第1 7項之SO I單晶晶片結構，其中該接 觸電極另外與一導電塞電連接，其中該導電塞係另外 為一絕緣溝槽所環繞。 1 9 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧 化層下元件為一 N型金氧半場效電晶體。 2 0 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧 化層為一熱氧化二氧化石夕（thermal oxides)層。

   2 1 ·如申請專利範圍第1項之SO I單晶晶片結構，其中該氧 化層為一多層（multi - layer)之複合二氧化石夕（silicon ox i des )層。 22.如申請專利範圍第21項之SOI單晶晶片結構，其中該氧

   第26頁 578307 六、申請專利範圍 化層包含有一旋施玻璃（spin on glass, S0G)層。 2 3 ·如申請專利範圍第1項之SO I單晶晶片結構，另外包含 有一電連接層位於該單晶元件層之上，用來電連接佈 局於該單晶元件層之S0 I元件。 2 4 · —種製造S 0 I單晶晶片結構的方法，包含有下列步骤： 提供一第一晶圓用來佈局至少一 SOI單晶元件； 提供一第二晶圓用來設置至少一氧化層下元件（device under BOX); 提供一氧化層，係位於該至少一 SOI單晶元件與該至少 一氧化層下元件之間； 以一晶圓接合（wafer bonding)的方式接合該第一晶圓 與該第二晶圓；以及， 以一晶圓切割（w a f e r s p 1 i t)的方式切割接合後的晶圓 以形成該SO I單晶晶片結構。 25·如申請專利範圍第24項之方法，另外包含有一步驟設 置一電連接層位於該SOI元件之上，用來電連接該s〇I 元件。 2 6·如申請專利範圍第24項之方法，另外包含有一步驟設 置至少一接觸電極於該氧化層下元件之一第一預定位 置處。

   第27頁 578307 六、申請專利範圍 27.如申請專利範圍第24項之方法，另外包含有一步驟由 該第一晶圓開始設置一導電塞，使得該導電塞與該接 觸電極以及該氧化層下元件電連接。 2 8.如申請專利範圍第2 4項之方法，另外包含有一步驟於 接合該第一晶圓與該第二晶圓後，由一第二預定平面 深度位置切割該第一晶圓。 2 9.如申請專利範圍第2 8項之方法，另外包含有一步驟於 切割該第一晶圓之前預先於該第一晶圓之第二預定平 面深度位置處植入氫離子。 30. 如申請專利範圍第28項之方法，另外包含有一步驟於 切割該第一晶圓後，利用一化學機械研磨法 (chemical mechanical polishing, CMP )對該第二 預定平面深度位置所在的切割面進行表面平整化 (planarization)處理 〇 31. 如申請專利範圍第28項之方法，另外包含有一步驟同 樣於切割該第一晶圓後，對該第一晶圓的切割面進行 一氫氣回火(hydrogen anneal ) ° 3 2.如申請專利範圍第2 8項之方法，另外包含有一步驟利

   第28頁 578307 六、申請專利範圍 用一氫氟酸（HF )溶液或蒸汽於切割該第一晶圓後， 去除該第一晶圓的切割面上多餘的二氧化矽。 33.如申請專利範圍第24項之方法，另外包含有一步驟於 該第二晶圓上設置至少一對之（a pa i r 〇 f )對準標記 (alignment marks ) o 3 4.如申請專利範圍第24項之方法，其中該氧化層係由該 第一晶圓所提供。 3 5.如申請專利範圍第2 4項之方法，其中該氧化層係由該 第二晶圓所提供。 3 6.如申請專利範圍第2 4項之方法，其中該氧化層係由該 第一晶圓與該第二晶圓共同提供。 3 7.如申請專利範圍第2 4項之方法，當該氧化層由該第一 晶圓與該第二晶圓共同提供時，另外包含有一步驟提 供一旋施玻璃用來接合該第一晶圓與該第二晶圓。 3 8 ·如申請專利範圍第2 4項之方法，當該氧化層下元件為 一金氧半場效電晶體時，另外包含有一步驟於設置該 金氧半場效電晶體之一閘極前，先行於該閘極的預定 設置位置上進行微影及表面熱氧化層蝕刻，再設置一

   第29頁 578307 六、申請專利範圍 閘極介電層。 3 9.如申請專利範圍第3 8項之方法，於該閘極介電層設置 之後，於上方沉積閘極材質層，之後使用化學機械研 磨法去除多餘部分之閘極介電層與閘極材質，於預定 設置位置上形成該閘極。 4 0.如申請專利範圍第3 9項之方法，其中設置閘極步驟所 使用之閘極材料係由一金屬材料或是一多晶矽材料中 選出。 4 1.如申請專利範圍第2 4項之方法，當該氧化層下元件為 一金氧半場效電晶體時，另外包含有一步驟於設置該 金氧半場效電晶體之一閘極後，先行去除部份或全部 之表面熱氧化層，再微影並做離子布植，設置源極 (source)與沒極（drain) 〇 4 2.如申請專利範圍第24項之方法，當該氧化層下元件為 一金氧半場效電晶體時，另外包含有一步驟於設置該 金氧半場效電晶體之一閘極後，於該閘極上設置一覆 蓋氧化層（cap oxide)，該覆蓋氧化層上表面係與該 旋施玻璃接合。

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