TW577173B - Split gate flash memory cell and manufacturing method thereof - Google Patents

Description

577173 五、發明說明（1) [發明所屬之技術領域] 本發明是有關於一種半導體元件，且特別是有關於 一種分離閘極快閃記憶胞及其製造方法。 [先前技術] 快閃記憶體元件由於具有可多次進行資料之存入、 讀取、抹除等動作，且存入之資料在斷電後也不會消失 之優點，所以已成為個人電腦和電子設備所廣泛採用的 一種非揮發性記憶體元件。 典型的快閃記憶體元件係以摻雜的多晶矽製作浮置 閘極（Floating Gate)與控制閘極（Control Gate)。而 且，浮置閘極與控制閘極之間以介電層相隔，而浮置閘 極與基底間係以穿隧氧化層（T u η n e 1 0 X i d e )相隔。當對 快閃記憶體進行寫入/抹除（W r i t e / E r a s e )資料之操作 時，係藉由於控制閘極與源極/汲極區施加偏壓，以使電 子注入浮置閘極或使電子從浮置閘極拉出。而在讀取快 閃記憶體中的資料時，係於控制閘極上施加一工作電 壓，此時浮置閘極的帶電狀態會影響其下通道（Channel ) 的開/關，而此通道之開/關即為判讀資料值「0」或 「1」之依據。 當上述快閃記憶體在進行資料之抹除時，由於從浮 置閘極排出的電子數量不易控制，故易使浮置閘極排出 過多電子而帶有正電荷，謂之過度抹除（Over-erase)。 當此過度抹除現象太過嚴重時，甚至會使浮置閘極下方 之通道在控制閘極未加工作電壓時，即持續呈導通狀

10847twf. ptd 第6頁 577173 五、發明說明（2) 態，而導致資料之誤判。 為了解決元件過度抹除的問題，目前業界提出一種 分離閘極（S p 1 i t G a t e )快閃記憶體。第1圖所繪示為一種 習知之分離閘極快閃記憶胞之結構剖面圖。請參照第1 圖，此快閃記憶胞由基底1 0 0起，依序為穿隧介電層 1 0 2、浮置閘極1 0 4、閘間介電層1 0 6 ( I n t e r - g a t e D i e 1 e c t r i c )與選擇閘極1 0 8，其中選擇閘極1 0 8除位於浮 置閘極1 0 4上方之外，尚有一部分延伸至基底1 0 0上方， 且與基底1 0 0間以選擇閘極介電層11 0相隔。源極區1 1 2位 於浮置閘極1 0 4 —侧之基底1 0 0中，汲極區1 1 4則位於延伸 至基底1 0 0之選擇閘極1 0 8 —側之基底1 0 0中。如此則當過 度抹除現象太過嚴重，而使浮置閘極1 0 4下方通道在選擇 閘極1 0 8未加工作電壓狀態下即持續打開時，選擇閘極 1 0 8下方的通道仍能保持關閉狀態，使得汲極區1 1 4與源 極區1 1 2無法導通，而能防止資料之誤判。 然而，由於分離閘極結構需要較大的分離閘極區域 而具有較大的記憶胞尺寸，因此其記憶胞尺寸較堆疊式 閘極結構之記憶胞尺寸大，而產生所謂無法增加元件集 積度之問題。 而且，隨著積體電路正以更高的集積度朝向小型化 的元件發展，記憶胞之尺寸可藉由減小記憶胞的閘極長 度方式來達成。但是，閘極長度變小會縮短了穿隧氧化 層下方的通道長度（Channel Length)，於是在程式化此 記憶胞時，汲極區與源極區之間就容易發生不正常的電

10847twf.ptd 第7頁 577173 五、發明說明（3) 性貫通（P u n c h T h r 〇 u g h )，如此將嚴重影響此記憶胞的電 性表現。 此外，上述快閃記憶胞在形成選擇閘極之步驟中， 由於選擇閘極有光罩對準之問題，因此造成延伸至基底 之選擇閘極下方之通道區無法正確的定義。亦即，在圖 案化選擇閘極時若產生誤對準之狀況，則共用源極區的 兩記憶胞的通道區長度不一致，於是就會造成記憶胞程 式化不對稱之問題，導致兩記憶胞特性不同。 [發明内容] 有鑑於此，本發明之一目的在於提供一種分離閘極 快閃記憶胞及其製造方法，可以避免在程式化時源極區 與沒極區產生擊穿（Punch through)現象，而提升記憶胞 效能。 本發明的目的再一目的是提供一種分離閘極快閃記 憶胞及其製造方法，利用自行對準的製程形成選擇閘 極，可以避免兩記憶胞的通道區長度不一致之問題，而 可以防止記憶胞程式化不對稱之問題，並提高記憶胞效 能。 本發明的又一目的是提供一種分離閘極快閃記憶胞 及其製造方法，選擇閘極製作於浮置閘極側壁並延伸至 基底中之溝渠側壁，因此可以縮小記憶胞之尺寸，並能 夠提高記憶體元件之積集度 本發明提供一種分離閘極快閃記憶胞，此分離閘極 快閃記憶胞是由基底、堆疊結構、第一閘間介電層、第

10847twf. ptd 第8頁 577173 五、發明說明（4) 二閘間介電層、選擇閘極、選擇閘極介電層、源極區與 汲極區所構成。基底具有一溝渠。堆疊結構設置於基底 上，且此堆疊結構從基底起依序為穿隧介電層、浮置閘 極與頂蓋層。第一閘間介電層設置於堆疊結構之第一側 之側壁，且第一閘間介電層與溝渠之頂部相鄰。第二閘 間介電層設置於堆疊結構之第二側之側壁。選擇閘極設 置於堆疊結構之第一側與溝渠之側壁。選擇閘極介電層 設置於選擇閘極與基底之間。源極區設置於堆疊結構之 第二側的基底中。汲極區設置於選擇閘極一側之溝渠底 部° 本發明之分離閘極快閃記憶胞的選擇閘極係設置於 堆疊結構之第一側與溝渠之側壁，因此其通道區是設置 於溝渠側壁之基底中（垂直式通道區），而通道長度是由 溝渠深度來決定。於是，即使元件尺寸（閘極長度）縮 小，也可以藉由控制溝渠之深度準確的控制通道長度， 而可以避免在程式化時所造成之源極區與汲極區電性貫 通之問題，並可以增加元件集積度。 本發明另外提供一種分離閘極快閃記憶胞之製造方 法，此方法係提供已形成堆疊結構之基底，且堆疊結構 由基底起依序為穿隧介電層、浮置閘極與頂蓋層。接 著，於堆疊結構之第一側的基底中形成源極區後，於該 堆疊結構之側壁形成閘間介電層。然後，於堆疊結構之 第二側的基底中形成溝渠，並於溝渠之側壁與底部形成 選擇閘極介電層。於堆疊結構之第二側的側壁與溝渠之

10847twf.ptd 第9頁 577173 五、發明說明（5) 側壁形成選擇閘極後，於選擇閘極一側的溝渠底部形成 >及極區。 本發明之分離閘極快閃記憶胞之製造方法中，採用 自行對準之方式形成選擇閘極，由於沒有使用到微影技 術，因此可以增加製程裕度，並可以節省製程成本與製 程時間。而且，可以避免相鄰記憶胞之通道區不一致之 問題，並可以防止記憶胞程式化之不對稱，而提升記憶 體之可靠度。 而且，選擇閘極係形成於堆疊結構與溝渠之側壁 上，因此選擇閘極之通道區是設置於溝渠側壁之基底中 (垂直式通道區）。於是，即使元件尺寸（閘極長度）縮 小，藉由控制溝渠之深度準確的控制通道長度，而可以 避免在程式化時所造成之源極區與汲極區電性貫通之問 題，並可以增加元件集積度。 本發明另外提供一種分離閘極快閃記憶胞之製造方 法，此方法係提供已依序形成穿隧介電層、第一導體層 與罩幕層之基底。圖案化罩幕層以形成暴露部分第一導 體層之開口後，於暴露之第一導體層上形成頂蓋層。接 著，移除罩幕層，並以頂蓋層為罩幕，蝕刻第一導體 層、穿隧介電層而形成堆疊結構。於堆疊結構之第一側 的基底中形成源極區後，於堆疊結構之側壁形成閘間介 電層。然後，於堆疊結構之第二側的基底中形成溝渠， 並於溝渠之側壁與底部形成選擇閘極介電層與於基底上 形成第二導體層。接著，移除部分第二導體層以於堆疊

10847twf.ptd 第10頁 577173 五、發明說明（6) 結構之第一側的側壁形成導體間隙壁與於堆疊結構之第 二側的侧壁、溝渠之側壁形成選擇閘極。之後，於選擇 閘極一侧的溝渠底部形成汲極區。 本發明之分離閘極快閃記憶胞之製造方法中，在移 除部分第二導體層以於堆疊結構之第一側的側壁形成導 體間隙壁與於堆疊結構之第二側的側壁、溝渠之側壁形 成選擇閘極之步驟之後與於選擇閘極一側的溝渠底部形 成汲極區之前，可進行一蝕刻步驟以移除導體間隙壁。 本發明之分離閘極快閃記憶胞之製造方法中，採用 自行對準之方式形成選擇閘極，由於沒有使用到微影技 術，因此可以增加製程裕度，並可以節省製程成本與製 程時間。而且，因為可以避免相鄰記憶胞之通道區不一 致之問題，所以可以防止記憶胞程式化之不對稱，而提 升記憶體之可靠度。 而且，選擇閘極係形成於堆疊結構與溝渠之側壁 上，因此選擇閘極之通道區是設置於溝渠側壁之基底中 (垂直式通道區）。於是，即使元件尺寸（閘極長度）縮 小，藉由控制溝渠之深度準確的控制通道長度，而可以 避免在程式化時所造成之源極區與汲極區電性貫通之問 題，並可以增加元件集積度。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式， 作詳細說明如下： [實施方式]

10847twf.ptd 第11頁 577173 五、發明說明（7) 第2圖所繪示為本發明之分離閘極快閃記憶胞之結構 剖面圖。 人請+照第2圖，本發明快閃記憶胞是由基底2 〇 〇、穿 隨介電層2 0 2、浮置閘極2 0 4、頂蓋層2 0 6、閘間介電層 2 〇 8 a、閘間介電層2 〇 8 b、選擇閘極介電層2丨〇、選擇閘極 2 1 2、源極區2 1 4與汲極區2丨6所構成。 基底200具有—溝渠218。浮置閘極204設置於基底 200上。。穿隨介電層設置於浮置閘極與基底2〇〇之間， 其材負例如是氧化矽。頂蓋層2 〇 6設置於浮置閘極2 〇 4 上’其材—質例如是氧化矽。穿隧介電層2 〇 2、浮置閘極 2 0 4與$頂盖層2 0 6構成堆疊結構2 2 2。閘間介電層2 〇 8 a設置 於堆$結構2 2 0之—側之側壁上，且閘間介電層2 〇 8 a與溝 渠2 1 8之頂部相鄰。閘間介電層2 G 8b設置於堆疊結構2 2 0 之f f 7 f上。閑間介電層2〇8a與閘間介電層208b 之貝$ 口疋-化秒/氮化矽或氧化矽/氮化矽/氧化矽。 ί擇問極21設置於堆叠結構2 2 2問間介電層2〇8a與溝 朱2 1 8之側I⑤其材質例如是摻雜多晶矽。選擇閘極介電 層210'置於，擇間極212與溝渠218之間。源極區214設 置於，豐結^ 2之閘間介電層2 0 8b —侧的基底2 0 0中。 ；:及極區216f置於選擇閘極212 一側之溝渠218底部。 在本^日X之上述實施例中，選擇閘極2 1 2設置於頂蓋 層2 〇 6 :閘Ϊ二Ϊ層2 〇 8 a與溝渠2 1 8之侧壁，因此其通道 區2 2 0是設3 4 f渠218側壁之基底2 0 0中（垂直式通道 區而且區220長度是由溝渠218之深度來決定。於

10847twf.ptd 第12頁 577173 五、發明說明（8) 是，即使元件尺寸（閘極長度）縮小，也可以藉由控制溝 渠2 1 8之深度準確的控制通道長度，而可以避免在程式化 時所造成之源極區與汲極區電性貫通之問題。 而且，由於選擇閘極2 1 2設置於頂蓋層2 0 6、閘間介 電層2 0 8 a與溝渠2 1 8之側壁，因此可使記憶胞之尺寸縮 小，而可以增加元件集積度。 第3 A圖至第3 Η圖所繪示為本發明較佳實施例之一種 分離閘極快閃記憶胞的製造流程剖面圖，其係用以說明 本發明之快閃記憶體的製造方法。 首先，請參照第3 Α圖，提供一基底3 0 0，此基底3 0 0 例如是矽基底，此基底3 0 0已形成元件隔離結構（未圖 示），此元件隔離結構成條狀的佈局，並用以定義出主動 區。元件隔離結構之形成方法例如是區域氧化法（L 〇 c a 1 Oxidation，LOCOS)或淺溝渠隔離法（Shallow Trench Isolation，STI)。接著，在基底300上形成一層穿隨介 電層3 0 2，此穿隧介電層3 0 2之材質例如是氧化矽，穿隧 介電層3 0 2之形成方法例如是熱氧化法（T h e r m a 1 Oxidation) o 接著，於穿隧介電層302上形成一層導體層304，其 材質例如是摻雜的多晶矽，此導體層3 0 4之形成方法例如 是利用化學氣相沈積法形成一層未摻雜多晶石夕層後，進 行離子植入步驟以形成之。 然後，於導體層304上形成一層罩幕層306，此罩幕 層3 0 6之材質例如是氮化矽，其形成方法例如是化學氣相

10847twf. ptd 第13頁 577173 五、發明說明（9) 沈積法（Chemical Vapor Deposition ，CVD)。接著，圖 案化罩幕層306以於罩幕層306中形成多個暴露導體層304 之開口 3 0 8。 接著，請參照第3 B圖，於開口 3 0 8所暴露之導體層 3 0 4上形成一層頂蓋層3 1 0，此頂蓋層3 1 0之材質例如是氧 化矽，其形成方法例如是熱氧化法。頂蓋層3 1 0形成之 後，移除罩幕層3 0 6。然後，以頂蓋層3 1 0為自行對準 (Self-Alignment)罩幕，钱刻導體層304、穿隨介電層 302直到曝露出基底300，而形成導體層304a與穿隧介電 層302a。頂蓋層310、導體層304a、穿隧介電層302a構成 堆疊結構3 1 2，且導體層3 0 4a係作為記憶胞之浮置閘極。 接著，請參照第3 C圖，於基底3 0 0上形成一圖案化光 阻層3 1 4，此圖案化光阻層3 1 4暴露預定形成源極之區 域。然後，進行一離子植入步驟，於堆疊結構3 1 2 —側之 基底3 0 0中形成源極區3 1 6。 接著，請參照第3 D圖，移除圖案化光阻層3 1 4後，於 堆疊結構3 1 2之側壁形成閘間介電層3 1 8 a與閘間介電層 3 1 8 b。閘間介電層3 1 8 a與閘間介電層3 1 8 b之材質例如是 氧化矽/氮化矽等，閘間介電層3 1 8a與閘間介電層3 1 8b之 形成方法例如是先以熱氧化法形成一層氧化矽層，再利 用低壓化學氣相沈積法形成一層氮化矽層後，進行非等 向性蝕刻步驟，移除部分氧化矽層與氮化矽層而形成 之。 接著，請參照第3 E圖，於基底3 0 0上形成另一層圖案

10847twf.ptd 第14頁 577173 五、發明說明（ίο) 化光阻層3 2 0 ’此圖案化光阻層3 2 〇覆蓋住源極區3丨6。然 後’以圖案化光阻層3 2 0與形成有閘間介電層3 1 8 a、3 1 8 b 之堆疊結構3 1 2為罩幕，進行蝕刻步驟，而於堆疊結構 3 1 2形成有閘間介電層3丨8 a 一側之基底3 〇 〇中形成溝渠 3 2 2 〇 、 接著’請參照第3 F圖，移除圖案化光阻層3 2 0後，於 溝渠322之側壁與底部形成一層介電層324。此介電層324 之材質例如是氧化矽，其形成方法例如是熱氧化法 (Thermal Oxidation)。當然，在源極區316上方也會形 成介電層3 2 6〃，而且在閘間介電層318a、318b表面也會形 ，一層薄的氧化矽層，而使閘間介電層3丨8 a、3丨8 b形成 氧化砍/氮化矽/氧化矽結構。 然後，於堆疊結構3 1 2之形成有閘間介電層3 1 8a —側 的側壁與溝渠3 2 2之側壁形成導體層3 2 8。此導體層328 =^分離閘極快閃記憶胞之選擇閘極。導體層328之形成 步^如是於基底3 0 0上形成—層導體材料層（未圖示开成 ^後:進仃二非等向性蝕刻製程，移除部分導體材料 層，以於堆疊結構3 1 2之形成有閘間介電層3 1 8a —側的伽 壁與溝渠3 2 2之側壁形成導體層3 2 8。在此步驟中，於、 =構312之形成有閘間介電層318b 一側的側壁也會、 曰3°。導體層m、導體間隙壁3 3 0之材質例i ;ί:: rc如是利用化學氣相沈積法形成- 層未杉雜夕M矽層後，進行離子植入步驟以形成之。 接著，請參照第3G圖，於基底上形成一層圖案

10847twf.ptd 第15頁 577173 五、發明說明（11) 阻層332，此圖案化光阻層332暴露源極區316上方之區 域。然後，進行一蝕刻步驟，移除導體間隙壁3 3 0。導體 間隙壁3 3 0之移除方法，例如是濕式蝕刻法或乾式蝕刻 法。在本實施例中，相鄰兩記憶胞之導體間隙壁3 3 0係彼 此電性連接，而容易造成相鄰兩記憶胞在操作時造成彼 此干擾，因此係需將導體間隙壁3 3 0移除。當然，若相鄰 兩記憶胞之導體間隙壁3 3 0彼此分離而沒有電性連接，則 可以省去移除導體間隙壁3 3 0之步驟。 接著，請參照第3 Η圖，移除圖案化光阻層3 3 2後，於 基底300上形成另一層圖案化光阻層（未圖示），此圖案化 光阻層暴露預定形成汲極之區域。然後進行一離子植入 步驟，而於導體層3 2 8 —側的溝渠3 2 2底部形成一汲極區 3 3 4。接著，再移除圖案化光阻層。後續完成分離閘極快 閃記憶體之製程為習知技藝者所周知，在此不再贅述。 在上述實施例中，選擇閘極（導體層3 2 8 )係形成於堆 疊結構3 1 2與溝渠3 2 2之側壁上，因此選擇閘極（導體層 328)之通道區是設置於溝渠322側壁之基底300中（垂直式 通道區）。於是，即使元件尺寸（閘極長度）縮小，也可以 藉由控制溝渠3 2 2之深度準確的控制通道長度，而可以避 免在程式化時所造成之源極區與汲極區電性貫通之問 題。 而且，由於選擇閘極（導體層3 2 8 )係形成於堆疊結構 3 1 2與溝渠3 2 2之側壁，因此可使記憶胞之尺寸縮小，而 可以增加元件集積度。

10847twf. ptd 第16頁 577173 五、發明說明（12) 此外，本發明係採用自行對準之方式形成選擇閘極 (導體層3 2 8 )，由於沒有使用到微影技術，因此可以增加 製程裕度，並可以節省製程成本與製程時間。 另外，本發明係採用自行對準之方式形成選擇閘極 (導體層3 2 8 )，而可以使得相鄰記憶胞之通道區具有相同 的長度，於是在操作此快閃記憶體時，因為共用源極區 的兩記憶胞的通道區長度相同，所以可以避免記憶胞程 式化不對稱之問題，而可以提升記憶體之可靠度。 雖然本發明已以一較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明 之精神和範圍内，當可作些許之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。

10847twf.ptd 第17頁 577173 圖式簡單說明 第1圖為繪示習知一種分離閘極快閃記憶胞之結構剖 面圖。 第2圖為繪示本發明之分離閘極快閃記憶胞之結構剖 面圖。 第3 A〜3 Η圖為繪示本發明之分離閘極快閃記憶胞之製 造流程剖面圖。 [圖式標記說明] 100 >200 >300 :基底 102 >202 >302 、3 0 2 a • 穿 隧 介 電 層 104 、204 :浮置 閘極 106 、2 0 8 a 、208b 、 31 8 a Λ 31 8b • 閘間介電層 108 >212 ：選擇 閘極 110 > 21 0 、324 z選擇 閘 極 介 電 層 112 、214 > 31 6 ：源極 114 >216 ^ 334 :没極 206 、31 0 :頂蓋 層 218 >322 =溝渠 220 ：通道 區 304 、3 0 4a \ 328 :導體層 306 :罩幕 層 308 :開口 312 :堆疊 結構 314 >320 >332 :圖案 化 光 阻 層 326 :介電 層

10847twf. ptd 第18頁 577173 圖式簡單說明 3 3 0 :導體間隙壁 ΙΙ·ϋ1 第19頁 10847twf. ptd

Claims (1)

1. 577173 六、申請專利範圍 1. 一種分離閘極快閃記憶胞，包括： 一基底，該基底具有一溝渠； 一堆疊結構，設置於該基底上，該堆疊結構從該基 底起依序為一穿隧介電層、一浮置閘極與一頂蓋層； 一第一閘間介電層，設置於該堆疊結構之一第一側 之側壁，且該第一閘間介電層與該溝渠之頂部相鄰； 一第二閘間介電層，設置於該堆疊結構之一第二側 之側壁； 一選擇閘極，設置於該堆疊結構之該第一側與該溝 渠之側壁； 一選擇閘極介電層，設置於該選擇閘極與該基底之 間； 一源極區，設置於該堆疊結構之該第二側的該基底 中；以及 一汲極區，設置於該選擇閘極一側之該溝渠底部。 2 .如申請專利範圍第1項所述之分離閘極快閃記憶 胞，其中該第一閘間介電層與該第二閘間介電層之材質 包括氧化矽/氮化矽。 3.如申請專利範圍第1項所述之分離閘極快閃記憶 胞，其中該第一閘間介電層與該第二閘間介電層之材質 包括氧化矽/氮化矽/氧化矽。 4 .如申請專利範圍第1項所述之分離閘極快閃記憶 胞，其中該穿隧介電層之材質包括氧化矽。 5 .如申請專利範圍第1項所述之分離閘極快閃記憶

   10847twf.ptd 第20頁 577173 六、申請專利範圍 胞，其中該浮置閘極之材質包括摻雜多晶矽。 6. 如申請專利範圍第1項所述之分離閘極快閃記憶 胞，其中該選擇閘極之材質包括摻雜多晶矽。 7. 一種分離閘極快閃記憶胞之製造方法，包括： 提供一基底； 於該基底上形成一堆疊結構，該堆疊結構由該基底 起依序為一穿隨介電層、一浮置閘極與一頂蓋層； 於該堆疊結構之一第一側的該基底中形成一源極 區， 於該堆疊結構之側壁形成一閘間介電層； 於該堆疊結構之一第二側的該基底中形成一溝渠； 於該溝渠之側壁與底部形成一選擇閘極介電層； 於該堆疊結構之該第二側的側壁與該溝渠之側壁形 成一選擇閘極；以及 於該選擇閘極一側的該溝渠底部形成一汲極區。 8. 如申請專利範圍第7項所述之分離閘極快閃記憶胞 之製造方法，其中於該堆疊結構之該第二側的側壁與該 溝渠之側壁形成該選擇閘極之步驟包括： 於該基底上形成一第二導體層；以及 移除部分該第二導體層，以於該堆疊結構之該第一 側的側壁形成一導體間隙壁與於該堆疊結構之該第二側 的側壁、該溝渠之側壁形成該選擇閘極。 9 ·如申請專利範圍第8項所述之分離閘極快閃記憶胞 之製造方法，其中移除部分該第二導體層之方法包括非

   10847twf.ptd 第21頁 577173 六、申請專利範圍 等向性蝕刻法。 1 0 .如申請專利範圍第8項所述之分離閘極快閃記憶 胞之製造方法，其中於該堆疊結構之該第二側的側壁與 該溝渠之侧壁形成該選擇閘極之步驟之後更包括移除該 導體間隙壁。 1 1 .如申請專利範圍第7項所述之分離閘極快閃記憶 胞之製造方法，其中於該堆疊結構之側壁形成該閘間介 電層之步驟包括： 於該浮置閘極之側壁形成一氧化矽層；以及 於該氧化矽層上形成一氮化矽層。 1 2.如申請專利範圍第7項所述之分離閘極快閃記憶 胞之製造方法，其中於該溝渠之側壁與底部形成該閘介 電層之方法包括熱氧化法。 13. 一種分離閘極快閃記憶胞之製造方法，包括： 提供一基底； 該基底上依序形成一穿隧介電層、一第一導體層與 一罩幕層； 圖案化該罩幕層以形成暴露部分該第一導體層之一 開口 ； 於暴露之該第一導體層上形成一頂蓋層； 移除該罩幕層； 以該頂蓋層為罩幕，蝕刻該第一導體層、該穿隧介 電層而形成一堆疊結構； 於該堆疊結構之一第一側的該基底中形成一源極

   10847twf. ptd 第22頁 577173 六、申請專利範圍 區， 於該堆疊結構之側壁形成一閘間介電層； 於該堆疊結構之一第二側的該基底中形成一溝渠； 於該溝渠之側壁與底部形成一選擇閘極介電層； 於該基底上形成一第二導體層； 移除部分該第二導體層以於該堆疊結構之該第一側 的側壁形成一導體間隙壁與於該堆疊結構之該第二側的 側壁、該溝渠之側壁形成一選擇閘極；以及 於該選擇閘極一側的該溝渠底部形成一汲極區。 1 4.如申請專利範圍第1 3項所述之分離閘極快閃記憶 胞之製造方法，其中移除部分該第二導體層之方法包括 非等向性蝕刻法。 1 5.如申請專利範圍第1 3項所述之分離閘極快閃記憶 胞之製造方法，其中移除部分該第二導體層以於該堆疊 結構之該第一側的側壁形成該導體間隙壁與於該堆疊結 構之該第二側的側壁、該溝渠之側壁形成該選擇閘極之 步驟之後與於該選擇閘極一側的該溝渠底部形成該汲極 區之前更包括移除該導體間隙壁。 1 6.如申請專利範圍第1 3項所述之分離閘極快閃記憶 胞之製造方法，其中於該堆疊結構之側壁形成該閘間介 電層之步驟包括： 於該浮置閘極之側壁形成一氧化矽層；以及 於該氧化矽層上形成一氮化矽層。 1 7.如申請專利範圍第1 3項所述之分離閘極快閃記憶

   10847twf. ptd 第23頁 577173 六、申請專利範圍 胞之製造方法，其中於該溝渠之側壁與底部形成該閘介 電層之方法包括熱氧化法。 1 8.如申請專利範圍第1 3項所述之分離閘極快閃記憶 胞之製造方法，其中於暴露之該第一導體層上形成該頂 蓋層之方法包括熱氧化法。 ·ϋ·1 10847twf. ptd 第24頁