TW577020B - Integrated circuit device - Google Patents

Description

577020 五、發明說明（i) 技術領域 本月v及可重構資料流程的積體電路裝置。 背景技術 次料f'寻，理RAM、_或磁片等的記憶體中儲存的 :料；二产、、二面在不需要特別分別資料和指令時都稱為 i種一己产二的中2使用超高速緩衝記憶體或是叫做超高速 緩衝自己fe體的比較4、的六曰/ ^ w ^ 0# β _ μ ·+、办夺s但鬲速的記憶體，利用資料的 ^备粝=声I工間侷限性提高對資料的存取速度。因此， 』Λ 产理芯部的叫作VLSI、系統lsi或系統 栌V苴的二路裝置中，負载具有超高速緩衝記憶體和 :丨Γ/的電路的超高速緩衝記憶體系統。 利用超南速緩衝記憶體的情況下，使用MMU(Memory

Management Un1t)^TLB(Translati〇n Look-aside f古/、伙jPU心部輸出的虛擬或邏輯位址對應的資料 緩衔:中，則對CPU怒部輸入輸出超高速 綾衝。己fe，的貧料。超高速緩衝記憶體 下，通過MMU和TLB產生將虛擬位 體輸入輸出，也更新超高速緩衝記憶體=二卜 此，通過備有MMU等的超高速緩衝記憶體控制機的Ί 在CPU芯部工作的軟體，超高速 ^ ^ 3Γ:Ϊ工作來開發就行，τ降低開發和設計Ιΐΐ:: 間和成本。可用不同的硬體運轉同一軟體，可有=用軟

\\ADM-HOST\Use rs\1i ka\IMA11386. pt d 第4頁 577020 五、發明說明（2) 體資源。 少從以11芯部輸出的虛擬位址的資料不存在於超高速緩 衝記憶體中，即’未在超高速緩衝記憶體中命中（hit) 呀，產生對外部記憶體的輪入輸出處理。因此，超高速緩 衝記憶體的命中率小的情況下，㉟高速緩衝記憶體僅處於 架空（overhead )，對程式執行時間產生不良影響。從 而，為改善命中率，討論分離指令超高速緩衝記憶體和資 料超高速緩衝記憶體，把超高速緩衝記憶體多分層化，機 械地或軟體方式地預取（prefetch )等的技術。

但是，分離指令超高速緩衝記憶體和資料超高速緩衝 記憶體時，1個程式中同時存在指令和資料時，難以處 理。例如，有改寫指令的處理時，軟體的處理中可能產生 故障。另外，在對指令和資料的存取不均等的軟體中，簡 單分離超高速緩衝記憶體不能提高效率。例如，如果對資 料的存取是離散的，則資料超高速緩衝記憶體的利用效率 降低，可能造成架空。

夕义層超南速緩衝記憶體在超高速緩衝記憶體和外部 記憶體的存取時間和儲存容量差大的情況下有效。然而， 通過多分層化，對記憶體存取次數必然增加，從而，由於

軟體的構成、處理的資料的輸入輸出媒體等的條件，可能 常常造成架空。 V 即便是預取的情況下，不能消除有分支等時的懲罰 (penal ty)。數值計算程式中排列要素的參照多，作員 想訪問的要素的軟體時，使用預取指令可減少超高速'缓衝 五、發明說明（3) 記憶體的懲哥 效利用的軟體 如上所述 資料的媒體等 況下可提高超 衝記憶體是在 執行的軟體的 料的硬體的環 體效率，相反 '因。若是對特 佳的超高速緩 用性的處理器 效，導入很少 即便是超南速 因此，本 軟體的處理内 效率地利用的 為超兩速緩衝 的積體電路裝 的積體電路裝 ’但為執行 受到限制。、私令，浪費CPU的時間，有 的條件與2 ΐ :是在CPU執行的軟體和儲存 高逮緩衝ί;ί衝記憶體的方式-致的情 與外部但是，超高速、ί 處理内容和錯己置在中間的硬體，因此 境等不同時，彳θ成為該軟體的處理物件的資 造成架空，成到預定的超高速緩衝記憶 定的應用特定：=理态的執行時間降低的要 衝記憶體系统：，理11，恐怕不能採用最 時，為啟動超古的是某種程度的通 成為μ㈣=緩衝記憶體，不那麼有 缓衝記憶體以緩衝記憶體系'统。因此， 糸、、先也不能把性能提得那麼高。 : 四的是提供具有對應處理器執行的 谷和硬-環境，作為超高速緩衝記憶體最高 記憶體的積體電路裝置。目W提供具有作 記憶體可最高致率地利用記憶體的控制功能 置。並且目的是提供可有效地執行各種軟體 置。 發明要旨 近年來，出現了可變更資料通道的結構或資料流程的 至少一部分的處理單元。FPGA(Field Pirogi^mmable (iate

\\ADM-HOST\Users\l ika\IMAl 1386. ptd 第6頁 577020 五、發明說明（4)

Array) 邏輯字 的結構 種種處 道的結 具有備 種專用 早7L。 元的一 即 間輸入 流程、 理單元 料的資 間輸入 段；和 出的資 資料流 段，可 的軟體 程，控 可構成 記憶體 的處理 是用單一会士 一、、'°構按陣列鋪滿可變更邏輯的邏輯元件成 、 $自由變更其間的連接線並可變更資料通道 勺積T電路I置。還討論了可使用通過指令集進行 里々規模的單一結構的基本功能單元變更資料通 構的=體電路裝置。另外，本申請的申請人開發出 有適合於各自不同的特定處理的内部資料通道的多 處-要$和連接這些專用處理要素的佈線組的處理 因此’構成由可變更或重構這些資料流程的處理單 部分控制超高速緩衝記憶體的電路。 ’本發明的積體電路裝置具有可在與第二記憶躔之 洋/或輸出資料的第一記憶體和形成至少一個資料 可變更該資料流程的至少一部分的處理單元，該處 具有處理在與第一記憶體之間輸入和/或輪出的資 料處理區#又，輸出在第一記憶體和資料處理區段之 和/或輸出的資料的第一位址的第一位址輪出區 輸出在第二記憶體和第一記憶體之間輸入和/或輸 料的第二位址的第二位址輸出區段。通過由可變更 程的處理單元的一部分構成第一和第二位址輸=區 ^過資料處理區段的硬體結構或資料處理區段執二 變更第一位址輪出區段或第二輸出區段的資料济订 ，各個區段的輸出。因此，可在該積體電路裝= 隶適合於該積體電路裝置執行的處理的超高速緩中- 系統。或者，為進行最適合於該積體電路敦置勃^ 的超高速緩衝記憶體的控制，在積體電路仃 、罝T構

577020 五 '發明說明（5) 成超高速緩衝記憶體的控制，電路。 本發明的積體電路装置中，可由第二記憶體的第二位 址二即貢料的第二記憶體的物理位址或可變換為物理位址 的邏，位址或者虛擬位址被動地控制成為超高速緩衝記憶 體的第-記憶體。通過該控制’可構成為第一記憶體對第 ^己憶體和/或資料處理區段透過性地存在。此外， 來自資料處理區段和/或第-位址輸出區段的資料或;： 唬：亚且與資料處理區段和第-位址輸出區段的仵一個猸 記憶體；間的資料的輸入輪出工作。== 疋通過第二位址輸出區段決定資料處理 了乂 出區段的資料的儲存目的地的結·，可以二：對：：址輪 CPU透過的超高速緩衝記憶體s相反疋對原來的 元的處理的超高速緩衝記憶體。 冓成可抆制處理單 即’原來的超高速緩衝記憶

CPU芯部或DSP芯部等的單一硬體=二=構成為：對在 軟體，可平均地提高執行速度，可白:理機構中工作的 面。舆此不同，本發明的積體電置提=透過的界 等的可變更資料通道結構本身㈣S L由於通過FPGA 處理區段，所以與其相配合可將古、:成為芯部的資料 動態地變更為資料處理區段的妹:N連緩衝記億體的結構 軟體的結構。從而可提供不必要θ =最適合在那裏執行的 芯部或執行部的資料處理區 ^均勻地透過的，對作為 來况，和原來的超高速緩衝

\\ADM-HOST\Users\lika\IMA11386.ptd 577020 五、發明說明（6) 記憶體截然不同的界面或服務。 因虼，本發明的積體電^梦 的軟體的處理内容和硬體環户& 中，對應處理單元執行 體用作超高速緩衝記憶體。^ ’可最高效率地將第一記憶 到高命中率5可構成超高逮^ 執行各種軟體時，為得 緩衝5己fe'體的輸入輸出在勃二己隐體系統，提供超高速 裝置。 執仃軟體時不為架空的積體電路 例如，判斷資料處理區段 位址時，根據第一記憶體的資丁的貝料在第二記憶體的 出區段獨立地預取資料。因此=殘餘量等可與第二位址輸 處理時間，通過硬體地或通過押可=消耗資料處理區段的 體在成為超高速緩衝記·憶體^ f制第二位址輪出區段的軟 如從第一位址輸出區段輪出第f ^，憶體中預取資料。例 憶體的物理位址，或可變換為物理2 =址，即第一記 址，作為第一位址，從第二 ^址的虛擬或邏輯位 的位址一記憶體的：理位：出J段輸出第二記憶體 的虛擬或邏輯位址，作為第_位，或可變換為物理位址 段中，可構成硬體或軟體，以便^ =外，在資料處理區 的第一記憶體地址進行處理。 成為超鬲速緩衝記憶體 另外，最好與資料處理區段和/ 非同步地，即獨立地工作第二地址輪戍立址輸出區: 可非同步地’㈣立地輸入輸出的多= \\ADM-HOST\Users\l ikaMMl 1 386 .ptd 第9頁 )//020 五、發明說明（7) —-- 個記憶體儲存體（bank)。 可構玖為通過第二位址輪出區段獨 ^組合·，根據第一記憶體的資料輸 珂，制地執行通過間接定址產生的資 最好作為超高速緩衝記憶體工作的 I、剧入到貝料處理區段的資料的第一輸 貧料處理區段輸出的資料的第一輸出記 立控^ ^料對資料處理區段形成的資料 出。從第一地址輪出區段輪出第一記憶 。己體中沒有與第一位址對應的資料， 位址對應的貪料的空間時，成為資料處 料流程的處理障礙。因此，最好設置管 料處理區段之間的輸入和/或輸出的第· 々 在不滿足和沒有與第一位址對應的 第一位址對應的資料的空間等的資料處 ^輸出的條件時，第一調停單元玎具有 貢料處理區段的功能。並且，通過使資 據停止信號停止該資料處理區段中形成 道或資料流程的處理的功能，通過第一 料通這或資料流程的接通斷開。從而， 處理物件的資料凑齊後使資料處理區段 或資料流程運轉的控制。 如果第一記憶體具有第一輸入記憶 體’則作為第一調停單元最好設置管理 \ mM-HOSTWs ers\lika\IMAl 1386.ptd _ ^ 第10頁 立地或與資料處理 出第二位址，不受 料處理。 第一記憶體具有儲 入記憶體和儲存從 憶體。由此，可獨 流程的輸入和輸 體的地址，但第— 或沒有儲存與第一 理區段中形成的資 理第一記憶體和資 -調停單元。 資料或沒有储存與 理區段之間的輪入 將停止信號輪出到 料處理區段具有根 的至少一個資料通 調停單元可控制資 容易實現等待成為 中开^成的資料通道 體和第一輸出記惶 資料從第一輪入^

五、發明說明（8) 憶體向資料處理區 _ . — ^— 料從資料處理區段：=輸J的第-輸入調停單元和管 停單元。因此，可：=一輪出記憶體的輸送的第1出二 區段中形成的資# =调入側和輸ά側獨立地進行資料_ P B士另楚第一冗憶體具有可獨立輸入轸屮的/如 的功能。根據對庫的 =々理夕個儲存區段的每一 立控制資料處理區段中 ^ ^狀，可由弟一調停單元 一方面，可在第一調停單_由夕個貧料流程的每一個。另 的功能。由此，容易‘現u有相關管理多個儲存區段 的資料流程優先處理從°下控制··資料處理區段中形成 H Γ 外部記憶體輸入Μ定钱，二成 的貝枓，或經規定的儲存 j八j規疋儲存區段中 資料流程的輪出。 时奴俊先對外部記憶體輸出來自 此外’資料處理區段 設置多個第一記憶體，處理冓^個資料流程時，最好 對應的第-和第二地址輪出：：τ與各個第-記憶體 料處理區段和第一位址輪區^二二，，通過適當構成資 記憶體。通過積體電路衷^ /又多分層超高速緩衝 置執4 丁的私式可蔣^ Am ^ . 體區分為指令超高速緩衝記憶體古、☆弟一圮憶 使用，或還有，設置多個資料戍、二:间逮緩衝記憶體 記憶體在那裏處理的資區：：：時二為超高速緩衝 過第二位址輸出區段適當控：：二固：-記憶，，通 衝記憶體的資料。 卫° 一圮憶體中超高速緩 設置多個第二地址輪出區段時，最好準備管理第二記

\ \ ADM - HOST\Us e r s \ 1 i ka \ I ΜΑ 11386. p t d 第11頁 577〇2〇 五、發明說明（9) -- " — ，體和多個第一記憶體之間的輸入輸出的第二調停單元， 第二地址提供給第二調停單元。借此，第二記憶體是外部 冗憶體時’本發明的積體電路裝置可和原來同樣訪問該外 部記憶體。第二記憶體形成在同一晶片内的積體電路裝置 第二記憶體可在與第三記憶體之間輸入和/或輪出資 料’還设置輸出第三記憶體和第二記憶體之間輸入和/或 輸出的資料的第三位址的第三位址輸出裝置，將超高速緩 衝圯憶體多分層化。即，第三記憶體如果是外部記憶體， 則通過第一和第二記憶體可構成超高速緩衝記憶體。該第 三位址輸出裝置可以是ΜΜϋ等的原來的超高速緩衝記憶體 k亲]機構，可和第二位址輸出區段同樣構成。以第四或以 上的分層的記憶體（不限於ROM，RAM，包含盤等的各種類 型的記錄媒體）作為物件控制的情況下也同樣。 可變更或重構資料流程的處理單元具有邛變更功能的 夕個單一種類的邏輯要素和連接這些邏輯要素的佈線組， 即，使用所述的FPGA、和中規模的單一結構的基本功能單 元可變更資料通道結構或資料流程。玎採用備有包括適合 於各自不同的特定處理的内部ί料通道的多種專用處理要 ft連接這些專用處理要素的佈線組的處理單元。並且， 右疋這種可重構的處理單元，則可預先裝入備有適合於輸 f位址的内部資料通道的專用處理要素，#高產生位址的 处，效率，進一步提高處理速度。由於滅少剩餘電路要素 :存在，為變更資料流程而選擇的要素也減少，Ac特性提 鬲’亚且空間效率也提高。

\\ADM-H0ST\Users\lika\iivlA11386.ptd 第12頁 577020 五、發明說明（ίο) 因此，通 變更的控制單 區段、 靈活地 有靈活 裝置。 為 處理要 部資料 配置記 更處理 外，若 元可非 段和第 記憶體 位址輸 程，相 的專用 用，可 此 碼的碼 置。因 是否架 置。將 第一位 並且短 的超局 容易進 素間的 通道的 憶體。 單元的 是備有 同步或 二地址 輸入輸 出區段 反資料 處理要 靈活高 外，通 記憶體 此，對 空，可 可重構 過指示處 元對處理 址輸出區 時間地動 速緩衝記 行處理單 連接，最 一部分的 控制單元 資料流程 專用處理 獨立地指 輸出區段 出資料期 的專鸬處 處理區段 素用於不 效地利用 過控制單 ，可構成 於各種目 提供有效 資料流程 理單元的，料流程的至少一部分的 單元執行指示構成所述的資料處理 段和第二位址輸出區段的步驟，; 態變更資料流程。並且，可提供％ 憶體系統的小型且經濟的積體^路 料流程的變更，可變更鼻 設置選擇專用處理要素的 儲存内部資料通道的選擇： 配置記憶體的内容二= 一部分可重構資料i心不變 j理皁元’則通過該控制t 處理區段、第-位 流程的變更。由 别出區 成資料處理區段和4弟— 用於構成另外目_第― 理期間，第— 、勺資料流 憶體控制，；出區段 元的資源。 #目的使 置儲存進行所迷處 的系統lsi等的積體；的裎式 體’不管超高速電路裝 提高執行速度的積體 憶體 單兀作為單獨的曰~電路裝 片或處王审 元的資 好同時 裝置和 通過寫 的至少 要素的 示資料 的資料 間，構 理要素 執行處 同的記 處理單 元中放 單晶片 的的軟 利用且 的處理

577020 五、發明說明（11) 器芯部提供，在救着：# & 的狀態下可作超：；：：：憶體的第-記憶體 這些形式的處理裝2包含施形式多樣’包含 貫施發明的最佳形式 下面參考附圖說明本發明。 系統LSI10的簡要構成。該；^ 不本發明的涉及的 指令系統執行包含錯誤處 =1艮據程式等給出的 哭邱1 1 r健品J 一里的通用處理的通用結構的處理 為1 (後面叫做基本處理哭 ^ 陳肤的揮管弋τ姑抑— -戈处里叩）、通過佈置成矩 理的資ίH声Γ &可變地形成的適合於特定的資料處 】' 权或虛擬貢料流程的ΑΑΡ部（Adoptive 或APP單* (後面叫做APP) I 20的中斷處理的中斷.控制部12、向 ▲ k ,,、工v用的時脈信號的時脈產生部13、進一步提 =1^11〇^^6^#1$的$活性的_部14、控制 對外4的㈣登錄輸出的匯流排㈣部 統。聊A 是與設置在該LSIi〇的外部的FPGA晶片的本界 面’以後參A?、為晶片外F P f； A弋Ρ Ρ Γ A XU- L ^ ^ ^TQiin ^ /1卜WGA^FPGA。作為本發明的積體電 路，置LSI10申，基本處理器⑴口^㈣通過在基本處理器 L1不口ΑΑί?〇之間可父換資料的資料匯流排17和從基本處理 器11控制ΑΑΡ20的構成和工作的指令匯流排18連接。經俨 號線19從ΑΑΡ20向中斷控制部12提供中斷信號，ΑΑρ2〇的處 理結束、處理中產生錯誤時，將ΑΑρ2〇的狀態反饋回 處理器11。 577020 五、發明說明（12) AAP20和FPGA14之間也通過資料匯流排21連接，從 AAP2 0向FPGA14提供資料並進行處理，將其結果返回 AAP20。MP20通過負載匯流排22和儲存匯流排23與匯泣 控制單元15連接，在與LSI 10的外部資料匯流排之間交”換戸 資料。因此，AAP20中可從外部的DRAM2和其他的器件於 入資料’將該資料用AAP20處理的結果再次輸出到外部$ 件。基本處理部11也經資料匯流排丨並經匯流排控制 單元1 5和外部設備之間進行資料登錄輸出。 圖2表示A A P単元2 0的概況。本例的a a p留开9 η勹k 行多個算術和/或邏輯運算的邏字組、邏輯 素（以後稱為元件）按矩陣狀配置的矩陣部28和對 ，2 8供給資料的輸入緩衝器2 6以及儲存從矩陣部2 8 二 資料的輸出緩衝器27。這些輸入緩衝器26和輸出緩^哭、 分別有4個小容量的輸入記憶體（RAM ) 26a〜26 : j 憶體（RAM ) 27a〜27d。AAP20還包括控制由這些多個^ =己 體構成的輸入緩衝器2 6和輸出緩衝器2 7圖匯流 二思 1 5之間的資料登錄輸出工作的外部訪問調早疋 停單元）2 5。 兀Q弟二調 本例的輸入RAM26a〜26d和輪出RAM27a〜27 Ik位元組的2埠RAM，可作為64kb寬度412你-力作為 存單元形式的RAM81和82使用。因此，對二=凍度的2儲 輸出中使用不同的儲存單元可處理輸入獨 = 另外，具有管理對以1«81和82的輸入輸出的 的孓作。 -調停單元）85，通過對輸入和輸出的次數計τ數早:檢(查弟各

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第15頁 577020 五、發明說明（13) 儲存單元的充滿和排空。 為控制這些輸入以撾26&〜26(1和輸岀尺频278〜27(1的輪 入輸岀，在矩陣部28和各個RAM以及調停單元8 5之間交換 多種控制信號。首先’向各輸入RAM26a〜26d的每一個輪 出控制矩陣部2 8從輸入R A Μ 2 6 a〜2 6 d讀出的資料的1 6位元 的輸入讀出位址（ira，第一地址）61。該輸入讀出位址61 是各輸入RAM26a〜26d的邏輯或物理位址。從各輸入 RAM26a〜26d的調停單元85向矩陣部28輸出通過充滿和/或 排空控制位址資料6 1的供給的輸入讀出位址停止信號

(ira —stop) 62。在沒有與從矩陣部28供給的位址資料61對 應的貢料等的不具備對矩陣部2 8的輸入條件時，從調停單 元8 5輸出輸入讀出位址停止信號β 2。

在矩陣部2 8中’通過該停止信號6 2接通斷開矩陣部2 8 中形成的資料流程。因此，矩陣部28中形成資料流程後的 執行步驟中，資料流程定義的處理的執行由各輸入RAM26a 〜2 6\的调停單兀85控制。從而，如果輸入RAM26中沒有與 ，入頃出位址6 1對應的資料，則資料流程的處理為等待狀 恶。如果輸入RAM26中有與輸入讀出位址61對應的資料， 則把32位士的輸入讀出資料（ird)63提供給矩陣部28，通 過形成的資料流程處理，輸出到輸出RAM27中的一個。或 i…攸矩，部28向各輸入RAM26a 〜26d輸出控制輸入讀出 貝料63的停止信號（lrd —st〇p)64，在矩陣部28的資料流程 工作例如由於輸出側的原因停止時而停止讀出。、 各輸入RAM26a〜26d的調停單元85基本上獨立控制各

577020 五、發明說明（14) RAM26a〜26d。因此’各輸入RAM26a〜26d和矩陣部28之間 的資料父換按輪入R A Μ 2 6 a〜2 6 d的每一個控制和執行，與 輸入RAM26a〜26d對應形成的矩陣部28的資料流程被獨立 控制。下面說明的輸出RAM27a〜27d也同樣。另一方面， 這些輸入RAM26a〜26d的調停單元85可通過輸入RAM26a〜 2 6 d之間的佈線或通過經矩陣部2 8的佈線連接，也可關聯 管理多個輸入RAM26a〜26d。通過關聯管理多個輸入 RAM26a〜26d可對矩陣部28形成的資料流程分配多個輸入 RAM。並且，通過調停單元85對多個輸入RAM26a〜26d附加 優先順序’貫現從優先順序高的r A Μ的資料提供給資料流 程的控制。 、' 從矩陣部28向輸入RAM26a〜26d的每一個輸出控制經 匯流排控制單元1 5從外部記憶體2讀出並寫入各輸入 RAM26a〜26d中的資料的32位元的輸入寫入位址資料 (iwa，第二位址）65和可指定該資料類型等的4位元的控制 信號（iwd_type)66。與各輸入RAM26a〜26d對應的這些輸 入寫入位址65和控制信號66全部輸出到外部訪問調停單元 25。該輸入寫入位址65為作為外部記憶體的RAM2的物理位 址或與該物理位址相當的邏輯或虛擬位址。與此不同，從 外部訪問調停單元25向矩陣部28提供控制輸入寫入位址“ 的輸出的停止信號（i wa__stop)6 了。 另外，與向外部訪問調停單元25提供的輸入寫入位址 資料呼應的64位元的輸入寫入資料（iwd)68從外部訪問 調停皁7G25輸出向各輸入RAM26a〜26d，從各輸入r履26a

577020 五、發明說明（15) -------- > 2 6 向外邛訪問調停單元2 5提供控制輸入寫入資料⑽的 停止仏號（iwd_stop)69。 為控制來自矩陣部28的輸出，向各個輪出RM27a〜 27(1的每一個輸出控制從矩陣部28讀出並寫入輸出RAM27a 〜27d的資料的16位元的輸出讀出位址資料（〇wa，第一位 址）71。該輸出寫人位址71是各輸出RAM27a〜27d的邏輯或 物理位址。從各輸出RAM27a〜27d的調停單元85向矩陣部 輸出通過充滿和/或排空控制位址資料71的供給的輸出 舄入位址V止信號（〇wa—st〇p)72。即，在不滿足接受來自 矩陣部28的輸出的條件時，從調停單元85輸出輸出寫入位 址停止信號72。在矩陣部28巾，通過該停止信號72接通 開矩陣部28中形成的資料流程，控制資料流程定義的處理 的執行。如果輸出RAM27中有空間，則從矩陣部28輸出輪 出讀出位址71和32位元的輸出寫入資料（owd)73。從各^ 出RAM2 7a〜27d的調停單元85向矩陣部28供給控制輸出^ 入資料73的停止信號（〇wd_s top) 74。 從矩陣部2 8向輸出RAM2 7a〜2 7d的每一個輸出控制妙 匯流排控制單元15從各輸入RAM26a〜26d讀出並寫=外= 記憶體2中的資料的32位元的輸出讀出位址資料（〇ra，^ 二位址）75和可指定該資料類型等的4位元的控制信號弟 (ord—type) 76。這些輸出讀出位址資料75和控制信^76入 部輸出到外部訪問調停單元25。該輸出讀出位址^ 全 為外部記憶體的DRAM2的物理位址或與該物理位址相卷、、作 邏輯或虛擬位址。與此不同，從外部訪問調停單元2 5胃向 1

577020

五、發明說明（16) 陣部28提供控制輸出讀出 (0ra_stop)77 。 位址75的輪出的停止信號 另外，從各輸出RAM27a〜27d與向外部 25 ^ ^ ^ t #75 ^64 ^ V ^ ^ ^ (ord)78，從外部訪問調停單元25 '出出:出貧料 供“J Ϊ出”資料78的停止信號(。(StoP)79。

在本例的APP20中，矩陣部28的輪入眘 M 經多個輸入RAM26a〜26d和外部訪問調停單元25成^= 部記憶體2的界面的匯流排控制單元15提供。矩陣部^的

經多個輸删27a〜27d和外部訪問調 杇早成為與外部記憶體2的界面的匯流排控制單元 15。並且，輸入RAM26a〜26d和輸出RAM27a〜各自由2 個：存單元構⑨’可獨立或非同步地並列執行輸二議… 〜26d和輸出RAM27a 〜27d與矩陣部28之間的處理和輸入 RAM26a〜26d和輸出RAM27a 〜27d與外部訪問 間的，即與外部RAM2之間的處理。 …早兀25之

在外部訪問調停單元2 5與匯流排控制單元1 5之間為按 塊單位咼速輸入輸出資料而由3 2位元的地址匯流排和2 5 6 位元的資料匯流排構成負載匯流排2 2和儲存匯流排2 3。並 且’經位址匯流排傳遞輸入位址信號22a和輸出位址信號 2 3a，經資料匯流排傳遞輸入資料2 2b和輸出資料23b。還 準備傳遞5位元的指令2 2 c和2 3 c的信號線和傳遞匯流排控 制單元1 5的忙信號22d和23d的信號線以及傳遞匯流排控制 單元15的備好信號22e的信號線。

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577020 五、發明說明（17) 圖3表示包含本例的矩陣部28和小容量RAM26a〜26d和 RAM27a〜27d的結構29的概要。該矩陣部28是可重構與本 發明的處理單元對應的資料通道或資料流程的系統。矩陣 部28具有作為多個運算單元的元件3〇，這些元件3〇配置成 在縱向上為4行的陣列或矩陣狀。矩陣部2 8具有在這些元 件3 0此間配置的在橫向上延伸的行佈線組5 1和在縱向上延 伸的列佈線組5 2。列佈線組5 2的在列方向上並列的運算單 元30的左右分開配置的佈線組52χ和52y成為1對，從這些 佈線組5 2 X和5 2 y向各元件3 0提供資料。 行佈線組5 1和列佈線組5 2的交點上配置切換單元5 5， 將行佈線組5 1的任意溝道切換到列佈線組5 2的任意溝道來 連接。各切換單元55具有儲存設定的配置記憶體RAM，通 過從處理器部1 1提供的資料改寫配置記憶體RAM的内容5 從而可動態地任意控制行佈線組5丨和列佈線組52的連接。 因此，本例的矩陣部28中，多個運算單元30的全部或一部 分通過佈線組5 1和5 2連接形成的資料流程的結構可任意動 態變更。 ^ 各單元30具有用於選擇從1組列佈線組52χ和52y的每 一個輸入的資料的1組選擇器31和對選擇的輸入資料dix和 d 1 y實施特定的算術和/或邏輯運算並作為輸出資料d〇向行 佈線組5 1輸出的内部資料通道部3 2。並且，本例的矩陣部 2 8中並列配置具有按各行進行不同的處理的内部資料通道 3 2的元件3 0。此外，這些佈線組51和5 2上還準備傳送載波 信號的佈線。載波信號可用作表示升位元用的信號和表示

\\ADM-HOST\Users\lika\IMA11386.ptd

Μ 第20頁 577020 五、發明說明（18) 真？的信號，在本例的矩陣部2 8中用於在各元件3 0中控制 算術運算和邏輯運算或將結果傳遞到其他元件3 0等。 首先，第一行排列的元件3 0具有適合於接受來自輪入 緩衝器26的資料的處理的資料通道部32 1。負載用的資料 通道部（LD) 3 2 i若僅接受資料，則不需要邏輯門，從負载 匯流排22接受資料，輸出到行佈線組51。本例的矩陣部28 中，載用的資料通道部32 i具有從輸入RAM26的RAM調停單 元8 5接受停止信號6 2時告知該資料通道部3 2 i的元件3 〇停 止資料流程處理的功能。另外，具有由於矩陣部2 8的内部 原因和輸出側的原因告知資料通道部3 2 i的元件3 〇停止資 料流程時，對對應的輸入RAM26的調停單元85輸出停止信 號64的功能。 第二行配置的元件3 0a是從外部RAM2對輸入緩衝器2 β 的輸入RAM26a〜26d的每一個寫入資料的元件，對應於第 二位址輸出區段。因此，包括具有適合於產生用於塊負載 的位址（第二位址）的内部資料通道的資料通道部32&。 。亥資料通道 W 32a 稱為 BLA(Back Ground Load Address

Generatoi )圖4疋資料通道部3 2 a的一例，具有計數哭等 構成的位址產生電路38，從該位址產生電路38輸出位二'， 作為輸出k號心。輸出信號牝經行佈線組51和列佈緣组52 原:=元Γ0處理後作為輸入信號dix或diy提供給 部2=:;r由選擇· 地址65。 1 Μ翰出到纺問調停單元25，作為輸入寫入

第21頁 577020 五、發明說明（19) 與構成矩陣部2 8的全部元件3 〇同樣，產生該位址的元 件3 0也具有設定位址產生電路3 8和選擇器SEL狀態的配置 RAM39，該配置記憶體39的資料通過來自基本處理器11的 控制信號18設置。 圖5表示位址產生電路38的一例。該位址產生電路3 8 具有多個計數器38a和運算來自這些計數器38a的輸出並作 為地址輸出的加法器3 8 b。各計數器3 8 a如圖6所示由算術 運算單元ALU38c和比較器38d組合而成，ALU38c可設置為 進行加法、減法、移位、或、異或以及其組合的運算。因 此，具有每次時脈到來時產生值的函數發生電路的功能， 該計數器38a的功能經配置RAM39從處理器部11設置。 由從其他計數器38提供的載波信號Cy設置ALU38c的控 制信號en，或將比較器38d的輸出作為載波信號cy傳遞到 其他計數器38。這樣，通過利用載波信號可根據計數器 3 8a的狀態設置其他計數器38的狀態，可產生任意的位 址。另外，雖然本圖未示出，但可通過從其他元件3 〇提供 的載波信號cy設置計數器38a的控制信號en，並傳遞到其 他元件3 0。 因此輸出該輸入寫人位址65的元件是帶有 作為内部資料通道32a的位址產生電路38的適合於產生位 址的結構，同時，通過配置RAM39可從處理器u 址 產生的處理内容，另外，盥i DT AQO力卜興其他的凡件30的相關性也可自 由設定。2a中包含的多個外齡哭 ^ ^ ^ 3 J夕冲數态38a例如是32位的計 數益’產工攸外部記憶體2向作為本地儲存緩衝器的

\\ADM-HOST\Users\lika\IMAH386.ptd 第22頁 577020 五、發明說明（20) RAM2 6a〜2 6d進行DMA輸送的地址 配置在圖3的第三行的元件30b具有產生將要求的資料 從輸入RAM26a〜26d的每一個載入到矩陣部28的輸入讀出 位址61的資料通道部32b，對應第一位址輸出區段。該資 料通道部32b稱為LMUoad Address Generat〇r)。該資料 通道部32b的結構除輸出的位址不是32位而是丨6位外，基 本與所述位址產生用的内部資料通道32a的結構相同。因 此，資料通道部32b的基本結構如圖4所示。 ^ LDA32b中包含的位址產生電路38的一例如圖7所示。 该位址產生電路38具有4個16位計數器38a，產生用於從作 為本地儲存緩衝器的RAM26a 〜26d向矩陣部28輸送資料的 、1 =器，的控制信號⑽可通過從其他元件30提供 的載波尨唬Cy設置，還可構成為可傳遞到其他元件30 ^通 =從，π件30輸出的輸入讀出地址61從輸入“Μ"〜 處8;給錢’由構成矩陣部28的其他邏輯和運算 排列在第四行和第五行的元件3〇C具有適人於曾 算和邏輯運算的資料通道部(SMA)32 σ通 '二 具有例如移動電路、遮罩電 W處理的運算的配置_39。目此，通過：-置 指ί:對輸入！ mix和❿進行相加或相減或二 取~或和避輯與’將該結果作為號 ^ 排列在其下面的行的元件30d具有適合於延遲1 出二 料的定時的處理的資料通道部（肌）32d。該

577020 五、發明說明（21) ------------ 32d中準備例如多個選擇器和觸 逼，通過輸入資料dixW 過们^口構攻的貝~枓通 選擇器選擇的路徑，僅延二—己置RAM39的貧料由 dox和doy輸出。 僅延遙任思的時脈數來作為輸出信號 等的列的元件，具有適合於包含乘法器 =的水法^理的-貝料通道部（MUL)32e。另 件3 0 f ’還準備帶有和為 '、、 70 κ ^ m ^ ^ .卜矩陣σΡ28的外部準備的FPGA14的 二部奶的元件’-旦將資料提供給 初盘ζ τ:後再次返回矩陣部28，繼續處理。 配置八別借右:人 °°仅相*的元件的區域的再下面 和32h刀的-杜qn、J於產生儲存用的位址的資料通道部32g 所、f^ 。這些資料通道部32g*32h和產生 =的巧圖4到圖7ΐ兒明的位址的資料通道部32b和32a具 ίίί屮目” Ϊ。具有資料通道部32g的元件脚是第-9 出用於將從矩陣部28輪出的資料寫人輸 WRAM27a〜27d的輸出寫入地址71。並且，將由所述各類 兀件30c〜30ί構成的資料處理系列輸出的資料寫入輸出 RAM27a〜27d。該資料通道部 32g 稱為 STA(St〇re address Generator)，和 LDA32b 結構相同。 一該疋件fSTA)30g下面配置的並具有資料通道部32h的 元件30h疋第一地址輸出區段，輸出用於讀出RAM27a〜2以 的資料並寫入到外部RAM2中的輸出讀出地址75，向外部 RAM2中寫入在矩陣部28處理的資料。該資料通道部32h稱 為BSA(Back Ground Store address Generator)，和

第24頁 \\ADM-H0ST\Users\lika\IMA11386.ptd 577020 五、發明說明（22) BLA32a結構相同。 並且，最下段上排列具有適合於輸出儲存用資料的資 料通道部32s的元件3〇。該資料通道部32s稱為st，採用^ 算術運算用的資料通道部32c基本相同結構的資料通$道口 部。另外，本例中，該輸出用的資料通道部32s具有g輸 出RAM27的調停電路85接受停止信號74時，告知該輪^ : 的元件3 0停止資料流程的處理的功能。 這樣，本例的矩陣部28包括具有產生用於從外部RAM2 向輸入RAM26a〜26d輸入資料（塊負載）的位址的内部路 徑（BLA)32a的元件3〇a和具有產生用於從這些輸入 RAM26a〜26d向矩陣部28輸入資料的位址的内部路徑（lda )32b的元件30b。另外，還包括具有產生用於從矩=陣部28 向輸出RAM27a〜27d輸出資料的位址的内部路徑（STA ) 32g的元件30g和具有產生用於將輸出RAM27a〜27d的資料 向外部RAM2輸出（塊負載）的位址的内部路徑（BSA )' 32h 的元件30h。這些元件3〇a、30b、30g和3〇h如上所述都具 有適合於產生位址的資料通道，同時其結構和功能通過改 舄配置RAM39的資料來變更。因此，可靈活地控制從矩陣 部2 8的其他元件3 0提供位址產生的資料和產生位址的定 時。 從而’在各種條件和/或結構下，可從外部RAM2對成 為超高速緩衝記憶體的輪入RAM26a〜26(1負載資料。與該 處理不同，可非同步地或獨立地在不同條件下從輸入 RAM2 6a〜26d向矩陣部28負載資料。並且5由於元件3〇a、

第25頁 \\ADM-H0ST\Users\lika\iMA]1386.ptd 577020

五、發明說明（23) fm 3 ϋ b獨旦，因此3亚列執行它們的處理。 入R A Μ 2 6 a〜2 6 d為可分別獨立沾认 口此’這些多ί因 w输入輪φ 另外，輸入RAM26a〜26d為2個儲存抑-的儲存區段。 並行執行對輸入RAM26a〜26d的輪入和卞於早疋結構，因此可 地進行對輸入RAM26a〜26d的資料a拉二出’為可極高效 RAMmd也同樣，是分別獨立的輪入輪：：：=出 段，可獨立並行地執行對各個輸出RAM27a〜27d的岭二 輸出。因此，該系統中，對作為超^ 4 '·幻 qI回迷緩衝記憶體工作的

輸入RAM26a〜26d和輸出RAM27a〜27d可極高效地 登錄輸出。 本例的矩陣部28基本上包括分別具有適合於位址產生 的資料通道部32a、32b、32g和32h的元件3〇a、3〇b、30g 和3 Oh，各自的工作根據基本處理器丨i指示決定。即，根 據從作為控制單元的基本處理器1 1經控制匯流排2 §提供的 指示，決定對作為第一記憶體的RAM26a〜26d和RAM27a〜 2 7 d的訪問的電路，另外，決定對成為主記憶體（第二記 憶體）的DRAM2的訪問的電路。

此外，控制對這些記憶體的訪問的電路在矩陣内構 成，因此這些電路工作中非常容易直接或間接地反映矩陣 2 8的内部的條件，例如資料流程的構成或處理結果，以及 使用矩陣2 8的其他元件的處理結果。適合於產生地址的元 件3 0 a、3 0 b、3 0 g和3 0 h與其他元件同樣可由佈線5 1和5 2對 矩陣部2 8的其他元件自由佈線。因此，通過矩陣部2 8中由 成為資料處理區段的其他元件構成的資料流程或資料處理

\ \.4DM- H0ST\Us e r s \ 1 i ka \ ϊ ΜΑ 113 86. p t d 第26頁 577020 五、發明說明（24) " ' 區段執行的軟體在通過改變元件30a、3〇b、3〇g和3〇h的參 數或處理内容可此外，通過用元件3〇a、3〇b、3〇g和3〇[1和 其他兀件構成資料流程，可將其他元件的功能用於地址產 生。故對作為構成超高速緩衝記憶體系統的第一記憶體的 RAM2 6a〜2 6d和2 7a〜2 7d的訪問方法已經對稱為主記憶體 (第二記憶體）的DRAM2的訪問方法可由矩陣部28的内部 條件，如資料流程的構成或處理結果靈活決定。 還有’由於矩陣部28是根據來自基本處理器丨丨的控制 可重構的結構，所以可動態地重構產生這些位址的元件 3 0a、3 0b、3 Og和3 Oh的内部資料通道和功能，也可動態重 構與外部的其他元件的連接。當然，矩陣部2 8内部可具有 里構元件内和元件間的連接的功能。因此根據矩陣部2 8執 行的處理内容變更矩陣部28的其他元件3〇的連接而重構資 料二l私或貝料通迢結構時，可變更向由輸入RAM構成的緩 衝杰2 6和由輸出RAM構成的緩衝器2 7輸入輸出資料的結 構。 因ita ’可以用最適合於矩陣部2 8執行的處理的結構構 成向輸入緩衝器26和輪出緩衝器27輸入輸出資料的結構， 提雨作為超高速緩衝記憶體的命中率，可減少超高速緩衝 A憶體的改寫次數。產生地址的元件3〇&、3〇b、3〇g和3〇h 的内部矛口與t們關聯白勺資料通道結構可按每個元件構成， ^按各個RAM26a〜26d和27a〜27d單位重構超高速緩衝記 fe、體系統。從而，靈活性非常高。故此矩陣部28中由其他 元件30構成資料處理系列之前，彳非常靈活地進行原來未

\ \ ADM- H〇ST\Us e r s \ 1 i ka \ ϊ ΜΑ 11386. p t d 第27頁 577020 五、發明說明（25) ----- 的處理，理如下：實現適合於該資料處理系列的 二枓登錄結構，先開始進行f料的負冑，在為用於其他處 山=重構資料處理系列後維持資料輸出結構並繼續資料輸 ζ寻。即，在從屬於其他元件或資料流程的狀態下也可在 立狀恶下自由執行對作為第一記憶體的RAM2 6和2 7以及 作為第二記憶體的DRAM2的處理。當然，可相關地使產生 地址的元件30a、30b、3_和3此工作，相關地使多個元件 3〇a、或3〇b工作，將多個RAM26作為一個大容量的超高速 緩衝記憶體用於矩陣部。

。、，兀件3 0a在輸入RAM26a排空時進行輸出輸入寫入位址 65並從RAM2寫入資料的處理，元件3〇b在輸入RAM26a有資 料時可執行將該資料負載到矩陣部28的處理。由此，可獨 立地並列地使元件3 〇 a、或3 〇 b工作，不浪費資料處理系列 的處理時間，可將外部rAM2的資料預取輸入RAM26a中。若 控制元件30a從外部RAM2輸入資料的位址，則元件3〇b和矩 陣部28中構成的資料處理系列中，可僅在内部RAM26a的地 址進行處理。另外，通過矩陣部28的其他多個元件30定義 資料流程類型的處理系列，則僅除位址外的資料由矩陣部 Μ進行資料處理。 可以是從矩陣部2 8的資料處理系列輸出虛擬位址，元 件30b將其變換為輸入RAM26a的物理位址並提供資料，在 輸入RAM2 6a中沒有資料時，由元件3〇a變換為外部RAM2的 物理位址，從外部RAM2負載的結構。 也可構成為元件（BLA) 30a通過從輸入RAM26b輸入的資

577020 五、發明說明（26) 料產生位址，由此將資料從外部RAM2裝人到輸入RAM26a 、 中。因此，僅用與矩陣部2 8中構成的資料處理系列獨立地 處理對輸入RAM26或輸出RAM27的輸入輸出的機構可進行完 、 全的間接定址控制。另外，多個輸入RAM26a〜26d和輸出 RAM27a〜27 d通過使訪問調停單元25聯動也可實現備有多 · 個層結構的超高速緩衝記憶體結構。 ‘ 在本例的AAP20中，對應併排4列元件30準備4個輸入 RAM26a〜26d和輸出RAM27a〜27d。因此，這些輸入RAM26a 〜2 6 d和輸iij R A Μ 2 7 a〜2 7 d在矩陣部2 8中可用作分別對應其 他元件3 0構成的多個資料處理系列的超高速緩衝記憶體。 鲁 因此’矩陣部2 8執行多個任務或應用時，這些任務或應用 中分別利用各輸入RAM26a〜26d和輸出RAM27a〜27d來作為 最佳的超高速緩衝記憶體。元件3〇配置成4列，但元件 構成的貪料處理系列不限於4列。矩陣部2 8中構成的資料 處理糸列為3列以下，則通過輸入RAM26a〜26d和輸出 RAM27a〜27d中的多個RAM分配給一個資料處理系列，可辦 大超高速緩衝記憶體的容量。資料處理系列為5列以上曰 時，可對多個資料處理系列分配一個RM來作為超高速 衝記㈣’但最壞也是在共用_的資料處理系列中產生 和當前的CPU芯部進行多工的初古、志γ β ^ ^ ^ ^ 1退灯夕工的超回連緩衝記憶體處理同樣· 如圖8所示概要，作 裝置的系統LS 11 0具有帶 的RAM的結構或元件29， 為本發明的積體電路裝置或處理 作為處理單元的矩陣部和小容量 從矩陣部向外部RAM2輸出的位址

577020 五、發明說明（27) 經25調停電路提供給外部RAM2。並且，控旦 的輸入輸出的位址產生機構用可重”“ 2 = R A Μ 現’因此也可重構控制具有超衝：：】：：部實 量的RAM的體系，可變f Α爭、翁人^訂己-體功月匕的小容 體和控制其的電路，可提供超；速 ΐ;=;Γ造成架空的系⑽1或ASIC。電：裝 可由系統LS 11 0控制的外部記憶體，即第二記憶體不 限於RAM。對輸入RAM或輸出RAM成為外部記憶體的==於 RAM和ROM以及硬碟裝置這種記錄裝置，可包含通過指定位 址輸入輸出輸出的所有器件。例如，如圖9所示，Lsi丨〇將 大容量RAM2和印表機以及顯示器等的外部設備3作為外部 記憶體控制時，矩陣部28負載的元件BLA30a和BSA30h中， 只要產生分配給週邊器件3的物理位址就行。 如圖1 0所示，LS 11 0經多個匯流排控制器控制多個大 容量RAM2和週邊器件3時，可進行把調停電路25多分層化 等變形。另外，可將大容量RAM2負載在LSI 10内部，可以 是將該大容量RAM2用作對週邊器件3的超高速緩衝記憶體 的結構。也可將大容量R A Μ 2用作處理裔11的碼R A Μ。 所述的矩陣部2 8的結構是例示5不限於此。進行運算

577020 五、發明說明（28) 定内部路㈣是所述元件具有適合於位址產生、算術 例：f輯運异、乘法、延遲等的特定處理的資料通道的 適人认貧料通道的功能和結構不限於本例。通過將具有用 i S II η 乍為本發明的積體電路裝置或資料處理裝置的系統 〜〇執行的應用的功能的資料通道的元件配置為矩陣狀 L狀’可提供能變更或重構資料流程的處理單元。矩 wj y以疋多個，通過將多個矩陣部平面配置或立體配 :構築具有多個元件的積體電路裝置。本發明的積體電 、置不限於電子線路，可適用於光路或光電子線路。 士另外，所述中，通過組裝APP20'基本處理器n和匯 *汫控制單元15來提供系統LSil〇的例子說明了本發明， 但根據提供或安裝為1個晶片的應用等條件來使發^有不 =圍二y將APP20作為一個晶片提供。或將包含成為超 问t緩衝圮憶體的RAM26和27以及矩陣部28的範圍29晶片 化。此外，可提供除基本處理器15外，還包含多個ai^或 其他專用電路等的大系統LSI或ASIC。 如圖11所示，將FPGA作為替代矩陣部28的處理單元， 除本發明的資料處理區段外，通過編程或映射使輸入’ RAM26和輸出RAM27具有超高速緩衝記憶體功能的I發明的 第一和第二地址輸出區段可實現本發明的積體電路^ 處理裝置。FPGA是可變更具有電晶體級上的通用性=^ 通道結構的體系。此外，可討論並非晶體管級的而是具有 單一的構成要素，使用根據指令集進行種種處理的$規模 的單一構成的基本功能單元變更資料通道結構或資料产=

577020 五、發明說明（29) '— --------------- 的積體電路_ @ _ ^ ^ ^ t 衣置。對這種體系構成的處理單元，除資料處 遇過構成或指示構成使輸入RAM26和輸出RAM27 H 去刃古、占 二 :N 2遂衝記憶體功能的本發明的第一和第二地址輸 品^ j只現本發明的積體電路裝置或處理裝置。 但與排列這些單一構成的基本單元的體系不同， 二於戶^ T矩障部的體系具有多種内部資料通道不同的元 :B ^ ^ ’由於並非要求電晶體級的通用性的體系，因此 可提而女裝密度，可以小型提供經濟的系統。並且，各元 件3 〇二有對#寸疋資料處理特殊化的資料通道部3 2，因此可 大f ί少冗長的構成，與併排吓以和其他單一構成的基本 f能單兀的處理單元相比，可大幅度地提高處理速度，提 jj AC特性。由於空間效率提高，採用緻密的佈局，可縮短 佈f長。因此’本發明公開的有效的超高速緩衝記憶體結 if最適合於確實靈活化的積體電路裝置和處理裝置，處理 裝置以低成分提供可進行高速處理的處理裝置。 另外’與用電晶體級變換電路的FPGA不同，由於可改 變具有適合於預先特定的處理的資料通道部32的元件30的 組合’因此具有可短時間，幾乎按1個時脈來變更資料處 理單7L ’即在矩陣部2 8中構成的資料處理系列的結構和功 能的優點。還有’各元件3 〇中構成資料通道部3 2的選擇器 和ALU等的邏輯門的功能也可經配置記憶體39由處理器1 1 獨立地設置，各元件30的資料通道部32在服務的功能範圍 内可靈活變更。因此’本例的矩陣部2 8在資料流程型的資 料處理中可執行的功·能的範圍非常寬。可選擇排列適合於 I· 哪_1隱1麵 WI. ΙΗ \ \i\DM-HOST\Use rs \ 1 i ka\ IMAl 1386 · ptd 第32頁 577〇2〇 五、發明說明（30) 網路處理和圖像處 元3〇，可提供安裝 如以上說明， 體使用的第一記憶 區段以及可變更資 將超高速緩衝記憶 成和最適合於那裏 構成得到高命中率 供以更短時間執行 理等使 效率高 本發明 體的第 料流程 體系統 執行的 的超高 各種軟 用LS 11 0的應用的種類的運算單 的執行速度快的積體電路裝置。 形成在控制作為超高速緩衝記憶 一地址輸出區段和第二地址輸出 的處理單元中。因此，可動態地 的構成變更為資料處理區段的構 軟體的構成，執行各種軟體時， 速緩衝s己憶體系統。因此，可提 體或應用的積體電路裝置。 產業上的可利用性 本舍明的處理早凡和積體雷政發罢士 警料_栩μ 1 w 路衣置可作為可執行種種 貝枓處理的系統LSI或ASIC等提供。本發明的處理 和 積體電路裝置不限於電子線路，也可應用於光路或光電子 線路。本發明的積體電路裝置通過可重構的 行資料處理，因此最適合於網路處理和圖像處高 速性和即時性的資料處理裝置。 、

577020 ϊ 式簡單說^^^ ™ 麵~ ~— ----- 圖1是表示本發明的實施例的積體電路裝置的^ 成的框圖； 間要構 圖2是作為處理單元的ΑΑΡ的簡要構成圖； 0 Q ' • ‘ 鸽黾接a:国· 圖3是表示矩陣部的簡要構成圖； 4是適合於輸出位址的處理的資料通道部的例 5是表示圖4所示的資料通道部的位址彦夺’子’ ; 一一電路的；

圖 ^ __ _ 圖5是表示圖4所示的資料通道部 _ 成的圖； —^上电略的構 圖6是表示圖5所示的計數器的構成的圖； 圖7是表示和圖5不同的位址產生電路的構 圖8是表示將大容量RAM作為外部記憶押; 版衩制的狀態白 θ I主二攸丄办旦D Hi i W 圖 圖9是表示將 大容刪和外部設傷作為外部記憶體 制的狀態的圖 =大_和週邊器件作為外邹

11 1 0是表示將/㈣ 憶體控制的狀態的圖； 由本發明的不同積體電路壯罢收 己憶體的狀態的圖。 衣置將大容J 圖1 κ、 · ·… ν ^ Τ RAM控制為外部記憶體的狀態的圖 圖號說明 10 LSI 2 5 調停單元 2 7輸出緩衝器 30元件 5 2列佈線組 11 處理器部 2 6輸入緩衝器 2〇 APP單元 27a〜27d輸出記憶j6a〜26d輪入記憶體 32資料通道部 28矩陣部 行佈線組

\\ADM-H0ST\Users\lika\IMA11386.ptd

Claims (1)

1. 577020 六、申請專利範圍 1· 一種積體電路裝置，具有可 入和/或輸出資料的第一記憶體和形.、第二記憶體之間輸 程、玎變更該至少一個資料流程的至+至少—個資料流 元，該處理單元具有處理在與所述—σ卩分的處理單 /或輸出的資料的資料處理區段；輪一記憶體之間輸入$7所述資料處理區段之間輪入和/ 所述第一記憶髏 的第一位址輪出區段；和輸出在所Ί的資料的第〆位 〆記體之間輸入和/或輸出的資料 和 和 址 第 位址輸出區段 憶體和所I 址的第二 2 ·如申晴專利範圍第1項所述的 . 第一位址是所述第一記憶體的地址，所w路^裝置，所述· 第二記憶體的地址。 迷第二地址是所述 3·如二：專利範圍第！項所述的積 第二位址輸出區段與所述資料處理區段 2衣置，所述 址輸出區段獨立工作。 又〇或所述第一地 4·如申請專利範圍第1項所述的積體電 第一記憶體具有可獨立輸入輸出的多個儲存區裝尸置，所述 5.如申請專利範圍第1項所述的積體電路 第一記憶體具有儲存輸入到所述資料處理區俨'^置^所达 一輸入記憶體和儲存從所述資料處理區沾貝科的 掏出的資料的第

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   577020 六、申請專利範圍 一輸出記憶體。 6·如=請專利範圍第丨項所述的積體電路裝置，具有 管理所述第一 έ己憶體和所述資料處理區段之間的輸入和/ 或輸出的第一調停單元。 7 ·如申清專利範圍第6項所述的積體電路裝置，所述 第一調停單兀具有在不滿足與所述資料處理區段之間的輸 入或輸出的條件的情況下向所述資料處理區段輸出停止信 號的功能* ° 8·如申請專利範圍第7項所述的積體電路裝置，所述 資料處理區段具有根據所述停止信號停止在該資料處理區 段中形成的至少一個資料流程的處理的功能。 9 ·如申請專利範圍第6項所述的積體電路裝置，所述 第一記憶體具有儲存輸入到所述資料處理區段的資料的第 一輸入記憶體和儲存從所述資料處理區段輸出的資料的 一輸出記憶體’ 所述第一調停單元具有管理資料從所述第一輸入記 體向所述資料處理區段的輸送的第—輪入調停單元和管王^ 資料從所述資料處理區段向所述第一輪出記憶體的輸二 第一輸出調停單元。 <

   六、申請專利範圍 1 0·如申請專利範圍第6項 第一記憶體具有可獨立輪入輸出的：積體電路裝置 所述第-謂停單元具有獨立心•存區段， 每一個的功能。 娌所述多個儲存 η·如申請專利範圍第6項所述的社 第一記憶體具有可獨立輸入輪出=積體電路裝置 所述第一調停單元具有將所、成^個儲存區段， 管理的功能。 4夕個儲存區段相澤 所述 段的 所述 聯來 12·如申請專利範圍第1項所 資料處理區段令可構成多個資料 第一記憶體，所述處理單元中形 對應的所述第一和第二地址輸出 ^的積體電路裝置， &程’另外具有多個 成與各個所述第一記 區段。 所述 所述 憶體 〆1 3 ·如中明專利範圍第1 2項所述的積體電路裝置 有管理所述第二記憶體和所述多個第一記憶體之間的 和/或輸出的第二調停單元，所述第二地址提供給所 二調停單元。 具 輸入 述第 14 ·如申請專利範圍第1項所述的積體電路裝置’ 處理單元具有可變更功能的多個單一種類的邏輯要素 接這些邏輯要素的佈線組。 所述 和連

   577020 六、申請專利範圍 1 5.如中請專利範ϋ第i項戶斤逑的積體電路裝置，所述 處理單元具有備有適合各自不同的特定處理的内部資料匯 流排的多種的專用處理要素和連接這些專用處理佈 線組。 ' 1 6·如申請專利範圍第1 5項所述的積體電路裝置，所 述處理單元包括具有適合於輪出位址的所述内部資料匯流 排的所述專用處理要素。 、 1 7 ·如申請專利範圍第1 5項所述的積體電路裝置，所 述專用處理要素包括現在所述内部資料匯流排的一部分的 裝置和儲存所述内部資料匯流排的選擇的配置記憶體。 i 8 ·如申請專利範圍第1 7項所述的積體電路裝置，具 有改寫所述配置記憶體的内容的控制單元。 1 9·如申請專利範圍第1項所述的積體電路裝置，具有 指示所述處理單元的資料流程的至少一部分變更的控制單 元0 2 0 ·如申請專利範圍第1 9項所述的積體電路裝置，所 述控制單元可獨立指示所述資料處理區段、第一位址輸出 區段或所述第二地址輸出區段的資料流程的變更。

   \ \ ADM-H0ST\Use rs \ 1 i ka \ IMA 11386. ptd 第38頁 六、申請專利範圍 _____ 21 ·如申請專利範圍第1 9項所 有録存控制所述控制單元式=的積體電路裝置，具 八碼的碼記憶體。 2 2 ·如申請專利範圍箆彳 所述第-記_ μ π 、斤‘的積體電路裝置，旦有 \弗一。己ί思體，該第二記情 ^ ”匁 間進行資料登錄和/或輪出/；^+具/有可在與第三記憶體此 述第二記憶體之間輸入和/或^在f述第三記憶體和所 三位址輸出裝置。， sω的貧料的第三位址的第 憶體 23· —種積體電路裝置，具有·· 可在’；第—5己憶體之間輸入和/或輸出資料的第 記 、,、形成處理在與該第一記憶體之間輸入和/或輸出的資 料的至少一個資料流程的處理單元； 管理在所述第一記憶體和所述處理單元之間的輸入和 /或輸出的第一調停單元； 所述第一調停單元具有在不滿足與所述資料處理區段 之間的輸入或輸出的條件的情況下向所述資料處理區段輸 出停止信號的功能；及 所述處理單元具有根據所述停止信號停止所述至少一 個資料流私的處理的功能。 2 4 ·如申請專利範圍第2 3頊所述的積體電路裝置，所 述處理單元可變更所述至少一個資料流程的至少一部分

   \\ADM-H0ST\Users\lika\IMA11386.ptd 第 39 頁 577020 六、申請專利範圍 25·如申請專利範圍第23項 述第-記憶體具有儲存輸入到所理積留體電路裝置’所 輸入記憶體和健存從所述處理單二丁 =的資科的第一 記憶體， 序』出的賁料的第一輸出 所述第一調停單元具有管理資 — 體向所述處理單元的鈐详&箆仏·、斤遂卑一輪入記憶 從所述處理單元向所述第一輪出/里貝枓 調停單元。 c丨心版的輸迗的第一輸出 126·Λ申Λ專利範圍第23項所述的積體電路褒置，所 ΐ有可獨立輸入輸出的多個儲存區/， 所述弟一凋停早凡具有獨立管理所述 個的功能。 1U储存區段的每一 、、#27·如申請專利範圍第23項所述的積體電 述第一記憶體具有可獨立輸入輸出的多個儲 t '丨 所述第一調停單元具有將所述多個儲二二 管理的功能。 仔& #又相關聯木 28· —種處理單元，形成至少一個資科产 該至少一個資料流程的至少一部分，包括：L壬" 資料處理區段，處理在與第一記憶體 輸出的資料，該第一 $ ρ$在盥第_ i S輸和或 弟A 體可H C憶體之間進行資

   \\ADM-H0ST\Users\lika\iMA11386.ptd 第40頁 577020

   六、申請專利範圍 -—- 料的輸入和/或輸出； 第一位址輸出區段，輪出在所述第一記憶體和所述資 料處理區段之間輪入和/或輪出的資料的第一 第二地址輸出區段，輸出在所述第二記憶體和所述第 一記憶體之間輸入和/威輸出的資料的第二位址。 29.如申請專利範圜第28項所述的處理單元，述第 二位址輸出區段可與所述資料處理區段和/或 a 址輸出區段獨立地工作。 处第一

   J蛟理早元，所述資 另外’具有和多個所 一和第二地址輸出區 3 1 ·如申請專利 申請專利範圍第28項

   3 3· —種處理裝置， 具有如申請專利範圍第31項所述

   第41頁 577020 六、申請專利範圍 的處理單元和所述第一記憶體。 3 4.如申請專利範圍第33項所述的處理裝置，還具有 指示所述處理單元的資料流程的至少一部分的變更的控制 X3X3 — 早兀。 3 5. —種積體電路裝置的控制方法，該積體電路裝置 包括可在與第二記憶體之間輸入和/輸出資料的第一記憶 體和形成至少一個資料流程並可變更該至少一個資料流程 的至少一部分的處理單元， 包括步驟： 對所述處理單元指示構成處理在與所述第一記憶體之 間輸入和/或輸出的資料的資料處理區段、輸出所述第一 記憶體和所述資料處理區段之間輪入和/或輸出的資料的 第一位址的第一位址輸出區段、輸出所述第一記憶體和所 述第一記憶體之間輸入和/或輸出的資料的第二位址的第 二位址輸出區段。 3 6.如申請專利範圍第3 5項的控制方法，所述指示的 步驟具有獨立指示所述資料處理區段、所述第一位址輸出 區段、所述第二位址輸出區段的資料流程的變更的步驟。 3 7.如申請專利範圍第3 5項的控制方法，所述指示的 步驟中指不第二位址輸出區段和所述育料處理區段和/或

   \ \ADM-H0ST\Users \ ] i ka\ Iϊ\ίΑ 11386. ptd 第42頁 577〇^u 申讀專利範圍 第-地址“區段獨立地工作 所述 理场段中可申構'成專夕^範圍第35項的控制方法’所述資料處 中，指示形成貢料流程’另外，所述指示的步% 第，和第二地:輪第—記憶體的每，個對應的 資料3:理如區申二專:7㈣35項的㈣^ 或輸出所述第—儲i至少一個資料流程、執行與輸入和勒 行的步驟中，根段的資料相關的處理的步驟’該 區段之間的^和;所述$ 1憶體和所述f料處理 矜出的條件下m或輪出的第—調停單元不滿足輸入或 i少-個資料:程，停止該資料區段中形成的 體和形成處理在盘;第；! ^和/輪出資料的第一記憶 料的個資料間輸入和/或輸出的資 j有執行與輪入和/或輸出所述第-記憶體的資料如 關的步驟，該執行的步驟中，根據在管_、二 記板'肢和戶斤述資料處理單元之間的輸入和/或斤第— 調停單元不滿足輪入或輸出的條件下輸 ：第- 止所述至少一個資料流程的處理。 < ’停