TW571427B - Inductor structure for suppressing reduction of Q value - Google Patents

Description

571427 五、發明說明（1) ^ 發明領域： 本發明與一種積體電路之製程有關，特別是一種電感 結構用以降低因介層窗電阻所造成之電感Q值下降問題。 發明背景： 積體電路（I C)在技術上已有顯著的提昇，增加電子元 件的密度也已儼然變成為一種趨勢。經由縮小電子元件的 尺寸，可以增加半導體積體電路的整合密度。隨著電子元 件尺寸的縮小化後，積體電路在製造過程中不斷出現許多 新的挑戰。基於半導體晶圓上的晶片密度不斷提高，所以 個個製程所扮演之角色也益形重要。在進入線寬小於0. 1 8 ” 微米或更小之世代時，各種製程之條件較以往更為嚴格。 _ 例如，動態隨機記憶體（DRAM)單元尺寸的縮小後，造成了 儲存容量的減少而導致在可靠性上的缺失，此外基於半導 體晶圓上的晶片密度不斷提高，所以微影製程所扮演之角 色也益形重要。在積體電路中，微影及蝕刻是製造多重層 結構的重要製程，同時也提供了多重層間準確的對位。 一般積體電路之平面電感器（planar inductor)包含 一螺旋狀之主體結構，上述之螺旋狀主體包含以矩形、圓 形、橢圓形或其它多邊形之以一中心點向外旋轉發散之外 觀。一美國專利號5 4 1 6 3 5 6則有揭露相關之螺旋狀電感 器。電感器之Q值為一此元件之參數，其為儲存於電感器

第4頁 571427 五、發明說明（2) 中之磁能與能量消散（power dissi pa ted)之比值。而Q值 與電感之阻抗有關，電感器之總電感可以區分為自感以及 互感兩部分。自感主要是導線中電流與自身之磁場感應所 發生之交互作用，互感則是導線中電流與相鄰磁場感應、戶斤 發生之交互作用，而Q則與電感之DC電阻成反比。因此過 高之電阻往往造成電感Q值下降。 美國專利號5 4 4 6 3 1 1揭露一種降低電感總DC電阻之方 法。藉由提供不同金屬層之螺旋狀平面電感（sPiral planar inductors in difference level of metal)， DC 電阻將低與平行連接之繞曲數目有關（the reduction in DC resistance depends on the number of parallel c ο η n e c t e d w i n d i n g s )。因此利用上述專利所提供之結構 可以提升電感之Q值。 而本案將提供另外之方式用以將低電阻以提升Q值。 而先前技術中，過高之介層窗電阻以及在其下穿過之底層 金屬線是降低Q值之主要因素。 發明目的及概述： 本發明之目的為提供一種積體電路中電感之結構。本 發明之另一目的為利用降低介層窗電阻以及增加螺旋主體 之金屬層厚度，用以抑制電感Q值下降之電感結構。

571427 五、發明說明（3) ^ 一種用以抑制電感Q值下降之電感結構至少包含一螺 、 旋主體，其特徵在於上述之螺旋主體位於護層之上且一覆 蓋層覆蓋於該螺旋主體之上。其中做為該螺旋主體導電通 道之介層窗口面積大於5微米乘以5微米，用以降低介層窗 電阻，其中該螺旋主體之厚度約6至2 6微米之間，用以降 低串連電阻。覆蓋層之組成包含聚醯亞胺（polyimide)、 氮化矽材質或其組合 發明詳細說明： _ 本發明為電感之結構，本發明之電感不若先前技術植 - 於内部，相反地製作於護層之上方，利用與先前技術相反 、 之思考方式，且利用擴大介層窗範圍以及增加主體金屬厚 度，用以降低電感電阻進而提升電感Q值。參閱圖一以及 圖二，圖一為本發明之截面圖、圖二為本發明之俯視圖。 提供由矽之半導體材質做為基板（圖中未示出），熟知該項 技藝者所了解，任何型態之半導體基板如砷化鎵或鍺亦可 以做為上述之基板。首先，在基板上形成一絕緣材質2， 用以做為元件間之隔離。一般可以採用以化學氣相沈積 法，使用正矽酸乙酯（TE0S)所形成之氧化層。也可以採用 利用化學氣相沈積法製作氮化矽層，反應氣體為S i Η 4， ΝΗ3， Ν2， Ν20 或 SiH2Cl2， ΝΗ3， Ν2， Ν20。當然，任何之絕 緣材質均可以適用於此。

第6頁 571427 五、發明說明（4) ^ 金屬層4可以配置於絕緣材質之中，做為内連線之功 ' 用。一護層（p a s s i v a t i ο η ) 6可以沈積於上述絕緣材質2之 上，複數個介層窗利用習知之微影製程形成於金屬層4以 及護層6之間。介層窗之開口較傳統之介層窗口大，用以 降低接觸電阻進而提升Q值（於低頻時，Q約等於wL/R)。值 得注意的是，本發明之電感製作於護層6之上方，不若先 前技術植於内部。是故可以擴大介層窗之開口面積。舉一 較佳實施例而言，可以使用大於5微米* 5微米之面積（先前 技術約0 . 1 6微米* 0 . 1 6微米）。在介層窗中形成做為電感螺 f 旋主體之金屬層8，圖一為沿著圖二A-A’切線之截面。由 圖一可以看出螺旋之切面8 a。金屬栓1 0回填於介層窗之中 ， 用以與底層金屬連線4連接，形成電訊通道。而此螺旋主 ~ 體8厚度介於6 - 2 6微米之間，較厚於先前技術之厚度，用 以降低電感串連電阻。先前技術之電感植於内部，其厚度 約為2微米，造成無法增加其厚度用以降地串連電阻，因 擴大厚度有違於縮小元件之趨勢，然而本發明將電感形成 於護層6之上則可免去其困擾。一覆蓋層1 2覆蓋於元件之 上用以保護電感。覆蓋層1 2之組成包含聚醯亞胺（ ρ ο 1 y i m i d e )、氮化石夕材質或其組合 胃_ 參閱圖三，其為電路之示意圖，可知： 電感之總電阻R s =螺旋主體金屬電阻+介層窗接觸電阻 基於本發明之結構，螺旋主體金屬電阻可達先前技術之十

第7頁 571427 五、發明說明（5) 三分之一，而將上述之介層窗開口擴大增加面積，與先前 技術相較，可將介層窗接觸電阻視為零。最後電感之總電 阻R s約為原先之十三分之一，大大的提高電感之Q值。 本發明以較佳實施例說明如上，而熟悉此領域技藝 者，在不脫離本發明之精神範圍内，當可作些許更動潤 飾，其專利保護範圍更當視後附之申請專利範圍及其等同 領域而定。

第8頁 571427 圖式簡單說明 圖式簡單說明： 圖一為本發明之截面圖。 圖二為本發明之俯視圖。 圖三為電路不意圖。 主要元件對照表： 絕緣材質 2 金屬層 4 護層 6 電感螺旋主體 8 金屬栓 10 聚醯亞胺或氮化矽材質1 2

Claims (1)

1. 571427 六、申請專利範圍 7. —種用以抑制電感Q值下降之電感結構至少包含一螺旋 主體，其特徵在於上述之螺旋主體位於護層之上且一覆蓋 層覆蓋於該螺旋主體之上，其中做為該螺旋主體導電通道 之介層窗口面積大於5微米乘以5微米，用以降低介層窗電 阻，其中該螺旋主體之厚度約6至2 6微米之間，用以降低 串連電阻。 8. 如申請專利範圍第7項之電感結構，其中上述之螺旋主 體包含金屬材質。 9 .如申請專利範圍第7項之電感結構，其中更包含覆蓋層 覆蓋於該電感之上，上述之覆蓋層包含聚醯亞胺（ p〇 1 y i m i de)〇 1 0 ..如申請專利範圍第7項之電感結構，其中其中更包含 覆蓋層覆蓋於該電感之上，上述之覆蓋層包含氮化矽。 1 1.如申請專利範圍第7項之電感結構，其中其中更包含覆 蓋層覆蓋於該電感之上，上述之覆蓋層包含聚醯亞胺（ ρ ο 1 y i m i d e ) /氮化石夕。 1 2 .如申請專利範圍第7項之電感結構，其中更包含金屬栓 形成於該介層窗之中。