TW569436B - Nonvolatile memory structure and the application method thereof - Google Patents
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Description
569436 五、發明說明（1) 【發明領域】 本發明係有關一種利用多晶矽尖端放電，將載子注入介 電質陷入層之非揮發性記憶體，如E 1 e c t r i c a 1 1 y E r a s a b 1 e a n d P r o g r a m m a b 1 e R e a d 0 n 1 y M e m o r y ( E E P R 0 M ) o 【發明背景】 目前非揮發性記憶體（N ο η - V ο 1 a t i 1 e M e m o r y )已被廣泛的 應用作為儲存資料之用，非揮發性記憶體包括有：唯讀記憶 體 Read Only Memoiry(ROM)、可抹除可程式記憶體Erasable Programmable Read Only Memory (EP_R0M)、電子式可抹除可 程式吕己十思體 Electrically Erasable Programmable Read 0 Memory (EEPROM)與快閃計憶體 Flash Memory。 在這些記憶體裝置中，若無法藉由電子式可抹除可程式 的唯磺圮憶體其效用將大打折扣，這是因為上述的唯讀記憶 體（ROM)裳置於製造過程中，必須使用特殊罩幕（masks)，此 罩幕已包含所欲儲存資料，因此該唯讀記憶體裝置在製造之 前’必須先決定所欲儲存資料的全部内容，也因著此項限 制，、該唯讀記憶體裝置的製造，為縮短交貨時間，將無法於 程式化所就提前完成，必須等到決定所欲儲存資料的全部内 容確定，因此交貨時間必需延長。
569436 五、發明說明（2) 使用低單價的唯讀記憶體，作為、儲存資料之用，對於重 視成本的業者來說，是非常有利的，但是若是因為在製造過 程中，其罩幕若有任何的損傷，將無法於製程中得知，即使 後來經測試得知，也無法更改儲存其中盼資料；且在資料程 式化的過程中，若必須修正其資料，其中所花費的成本將是 難以計算的，因為所生產的唯讀記憶體將無法使用。不僅如 此，其所耗費的時間也是難以估計，因為其製造過程必須重 新再來過。 ad 雖然，可抹除可程式記憶體E r a s a b 1 e P r 〇 g r a m m a b 1 e R e 0 n 1 y M e m o r y ( E P R 0 M )裝置，可解決上述唯讀記憶體必須使用 罩幕資料程式化所產生的問題，但是其製造過程仍然相當複 雜，由其當晶粒的表面越來越大，其程式設計迴路也增加， 所導致的結果是製程與測試的步驟，也大量增加，在EPROM中 是以電子程式化該唯讀記憶體，以紫外光作抹除該唯讀記憶 體中資料的動作，因此必須於EPROM結構中，設置有窗口 (Windows)，以可使提供之紫外光（Ultra-Violet Light)射 入，作抹除的動作。此裝置的缺點，在於缺乏以電力作抹除 動作的能力，因為若每次必須全部刪除再重新寫入，實在太 麻煩，而且記憶體本身必須附加有紫外線照射裝置，因此最 佳的記憶體設計，就是電路之設計完全使用電子式的方法， 也就是於電路上作抹除與再程式化的動作，不須要移動記憶 體裝置或附加有紫外線照射裝置作抹除之動作。
第5頁 569436 五、發明說明（3) 在習知的記憶體裝置中，其裝置中的可抹除與可程式運 作，皆是藉由控制閘極的充電（Charging)與放電 _ (Discharging)動作來達成，並以此動作來影響^及極（計^^^ 源極（Soure)間通道（Channel)的導電度；一般說來，如第一和 圖（A)所示’非揮發性記憶體的閘極1 〇4皆會殘留電荷丨〇6，即 電子會儲存在閘極104和底材1〇1之間的結構層1〇5間，而注入 電子1 0 7於此不導電的結構層1 〇 5間的方法有兩種，一為熱電 子注入（Hot-Electron Injection)的方式，一為利用 F owl er-Norhei m穿隧效應（Tunneling Effect)植入的方法 ιΓ 在非揮發性記憶體的EPROM裝置中，' 如第一圖（A) (B)所 示’其浮動閘極（F loa ting Gate)是可利用一熱電子注入 (Hot-Electron Injection)的方式充電，而以一紫外光的方^ 作放電的動作；在非揮發性記憶體的F 1 ash EEPR0M裝置中， 其充電是利用熱電子注入（H〇t-Electron Injection)的方式 其放電動作皆是藉由Fowler-Norheim Tunneling Effect;在 非揮發性記憶體的EEPROM裝置中，其浮動閘極的充電與放電 動作皆是藉由一 Fowl er-Norheim Tunneling Effect 之穿隧 應達成。 無論是何種的非揮發性記憶體，其發展方向，皆以朝向 更短的程式化時間，更短的抹除時間，更低的工作電壓，更 長的保存資料時間與更小的尺寸為目標。
569436 五、發明說明（4) 【發明目的】 本發明係為一種利用多晶矽尖端放電，將載子注入介電 質陷入層之非揮發性記憶體，以達到非揮發性記憶體之操作 特性；本發明之目的，一為可降低非揮發性記憶體於程式化 及抹除的過程中，所需之電壓及電流；二為可避免interface s t a t e之產生；如此可獲致低成本、快速與高信賴度之非揮 發性記憶體。 為了達到上述之目的，本發明提供一種利用多晶矽尖端 放電將載子注入介電質陷入層之非揮發性記憶體結構，包 括： 一基底，該基底為一第一導電型； 一源極，該源極係將該基底之部分區域摻雜雜質原子形 成； 一汲極，該汲極係將該基底之部分區域摻雜雜質原子形 成，且相對於該源極間具有一間隙以形成一通道； 一第一絕緣層，該第一絕緣層之配置，係覆蓋於該通道 上； 一第一閘極，該第一閘極係配置於該第一絕緣層一側上/ 方；
569436 五、發明說明（5) 一第二閘極，該第二閘極係配置於該第一絕緣層上方且 相對於該第一閘極之另一側與該第一閘極上方； 一第二絕緣層，該第二絕緣層係配置於該第一閘極之上 方與侧邊，用以分隔該第一閘極與該第二閘極。 【實施例之詳細說明】 第二圖，為本發明之實施例結構的示意圖，本發明之非 揮發性記憶體結構，包括： 一基底201，該基底201可為一第一導電型井（WELL)之基 底，該第一導電型井可為一 P型井（P-WELL)或一 N型井 (N-WELL)，其中該基底201之材料，可為一 Si基板、一非晶矽 (Amorphous-Si)或為一複晶石夕（Poly-Si); 一源極2 0 2 (Source)，該源極2 0 2係將該基底201之部分區 域摻雜（D 〇 p a n t)雜質原子形成，該源極2 0 2係可以一離子植入 法（Ion lmplantation)，依其所須導電型，植入一 P型雜質或 一 N型雜質（如硼或磷）； 一汲極2 0 3 ( Dr a i η )，該汲極2 0 3係將該基底2 0 1之部分區軾 摻雜雜質原子形成，該汲極係可以一離子植入法（I on I m p 1 a n t a t i ο η )，依其所須導電型，植入一 P型雜質或一 N型雜
第8頁 569436 五、發明說明（6) 質（如硼或磷），且相對於該源極間具有一間隙以形成一通道 204( Channel); 一第一絕緣層2 0 5 ’該第一絕緣層2 0 5之配置，係覆蓋於 該通道2 0 4上，且該第一絕緣層2 0 5，係可為具有一 〇N〇薄311膜介 電質陷入層（Oxide/Nitride/Oxide)的結構； 一第一閘極2 0 6，該第一閘極2 0 6係配置於該第一絕緣層
2 0 5之汲極2 0 3—側上方，該第一閘極2 〇 6之材料可為一複晶矽 (Poly-Si )； ”、 曰曰 第一閘極2 0 7 ’该弟二閘極2 〇 7係配置於該第一絕緣層 2 0 5上方且相對於該第一閘極2 〇 6之另一側與該第一閘極2 〇 6上 方，且該第二閘極2 0 7之材料可為一複晶矽（p〇ly —Si ); 一第二絕緣層2.0 8，該第二絕緣層2 〇 8係配置於該第一閘 極2 0 6之上方與側邊，用以分隔該第一閘極2 〇 6與該第二閘極 且該第二絕緣層2 0 8可為一氧化介電層或為一具有0Ν0薄 膜）丨电層（0又1(16/11]^(^/0)^(^)的結構。 π 4 ί二圖，為本發明之一實施例，於Ρ型井（p-WELLk ΝΜ〇 r〇gram)動作示意圖，當本發明之非揮發性記憶體於 r r〇gram)日寸’該基底為一 Ρ型井301 (P-WELL)，其源極 1^6為一_<^ + )源極3〇2，其汲極（計以卩）為一_(以取
第9頁 569436 五、發明說明（7) 極3 C 3;其中該第一絕緣層3 0 5係覆蓋於該源極3 0 2與該汲極 3 0 3間通道3 0 4上，及覆蓋於該源極3 0 2與該汲極3 0 3上之部份 區域，且該第一絕緣層3 0 5係為具有一 ΟΝΟ薄膜介電層 ·- (Oxide/Nitride/Oxide)的結構；其第一閘極 306(Polyl)配置 於該第一絕緣層3 0 6之汲極3 0 3—側上方，該第一閘極3 〇 6之材· 料為一複晶矽（Poly-Si );其第二閘極3 0 7 (Poly2 W/L)係配置 於該第一絕緣層3 0 5上方，且相對於該第一閘極3 〇 6之另一側τ 與該第一閘極3 0 6上方，且該第二閘極3 〇 7之材料可為一複晶 石夕（Ρ ο 1 y - S i )，其第二絕緣層3 0 8係配置於該第一閘極3 〇 6之上 方與側邊，用以分隔該第一閘極3 0 6與該第二閘極3 〇 7。當於|| 程式化時’該汲極3 0 3 /第一閘極3 0 6之電壓保持較第二閘極較 冋之迅壓，約在3〜5 V之間，該第二閘極3 0 7之電壓保持較沒 極/第一閘極較低之電壓，約在〇〜—5V之間，該源極3〇2之電 壓保持在0V，此時第二閘極3〇7上之電子將由第二閘極 3 0 7 (P〇ly2 W/L)之邊緣 3〇9(Edge)注入該第一絕緣層 3〇5(〇n〇) 中完成程式化。 第四圖，為本發明之一實施例’於p型井（p_well)4〇i之 NM0S抹除（Erase)動作+立闰，合士八口口 , ^ 乍不思圖，〶本發明之非揮發性記憶體於 =除,該第二閘極4〇7之電壓保持較well較高之電 ς ;=〜之間，該P-WELL401之電壓保持較第二閘極較 =Ϊ 、5V之間，該源極4〇2/没極4 0 3之電壓為 汗動（Floating)，此時第二閘極4〇7上 4 0 7 (P〇ly2 W/L)之邊缝以v又电扪將由弟一閘極· 、、彖40 ( dge)注入該第一絕緣層4〇5(〇n〇[) 569436 五、發明說明（8) 中元成抹除動作。 第五圖，為本發明之一實施例， 時 壓 NMOS抹除示意圖，當本發明之非揮發IfUCP — WELUSiH之 口亥弟一閘極5 0 7 (Poly2 W/L)之電壓保持在 約在3〜5V之間，該汲極5 0 3 /第一閙炻ς心 々 私、 大於零之電壓，約在3〜5V之間，該源極5〇2之電壓保持為 你極5 0 2之電壓為〇 ν。 由以上之實施例可知，本發明使用該第二閘極 3 0 7, 40 7 (P〇ly 2 W/L)之尖端放電，將載子（電;或電洞）注入 於該第一絕緣層3 0 5, 40 5之介電質陷入層，以達到以電子可抹p 除可程式該唯讀記憶體，取代傳統使用之以熱電子注入 (Hot-Electron Injection)的方式，且以本發明結構中之該$ 二閘極307,407(Poly2 W/L)尖端放電區域所具有之L〇cai Channel結構3 0 4, 4 0 4 (結構3 0 4請參閱第三圖，結構4 0 4請參閱 第四圖），不論是程式化（pr 〇gr am)時產之電子經由S丨n下之
SiO2注入 309(Electrons Injection)，或是抹除（Erase)時之 電洞經由S i N上之S i 0 2注入4 0 9 ( Η ο 1 e I n j e c t i 〇 η )，其作用機 制，可使得在Cycling過程中，不易產生Interface State。 因此，本發明達到降低非揮發性記憶體於程式化及抹除 的過程中，所須之電壓及電流，且矸避免interface state產· 生的目的，如此可獲致低成本、快速與高信賴度之非揮發性-記憶體。
第11頁 569436 五、發明說明（9) 本發明之『利用多晶矽尖端放電將載子注入介電質陷入 層之非揮發性記憶』，確能藉所揭露之技藝，達到所預期之 目的與功效，符合發明專利之新穎性，進步性與產業利用性 之要件。 惟，以上所揭露之圖式及說明，僅為本發明之較佳實施 例而已，非為用以限定本發明之實施，大凡熟悉該項技藝之 人士其所依本發明之精神，所作之變化或修飾，皆應涵蓋在 以下本案之申請專利範圍内。
第12頁 569436 圖式簡單說明 【圖式簡單說明】 第一（A)圖，為習知的記憶體裝置，以熱電子注入方式充電示 意圖 第一（B)圖，為習知的記憶體裝置，以紫外光方式作放電示意 圖 第二圖，為本發明之實施例結構的示意圖 第三圖，為本發明之一實施例於P型井（P-WELL)之NMOS程式化 (Program)動作示意圖 第四圖，為本發明之一實施例於P型井（P-WELL)之NM0S抹除 (Erase )動作示意圖 第五圖，為本發明之一實施例於P型井（P-WELL)之NM0S讀取 (Read )動作示意圖 【圖號說明】 101 底材 102 源極
569436 圖式簡單說明 103 汲極 104 閘極 105 不導電的結構層 106 殘留 電荷 107 注入 電子 2 0 1, 301， 401， 501 基底 2 0 2, 3 0 2, 4 0 2, 502 源極 4- 2 0 3, 3 0 3, 4 0 3, 503 汲極 2 0 4, 3 0 4, 4 0 4, 504 通道 2 0 5, 3 0 5, 4 0 5, 505 第一 絕緣層 2 0 6, 3 0 6, 4 0 6, 506 第一 閘極 2 0 7, 3 0 7, 4 0 7, 507 第二 閘極 2 0 8, 3 0 8, 4 0 8, 508 第二 絕緣層 3 0 9, 4 0 9, 第二 閘極之邊緣
Claims (1)
- 569436 六、申請專利範圍 1. 一種非揮發性記憶體結構，包括： 一基底，該基底為一第一導電型； 一源極，該源極係將該基底之部分區域摻雜雜質原子形 成； 一汲極，該汲極係將該基底之部分區域摻雜雜質原子形 成，且相對於該源極間具有一間隙以形成一通道； 一第一絕緣層，該第一絕緣層之配置，係覆蓋於該通道 上； 一第一閘極，該第一閘極係配置於該第一絕緣層一側上 方； 一第二閘極，該第二閘極係配置於該第一絕緣層上方且 相對於該第一閘極之另一側與該第一閘極上方； 一第二絕緣層，該第二絕緣層係配置於該第一閘極之上 方與側邊，用以分隔該第一閘極與該第二閘極。 2. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 第一導電型基底可為一第一導電型井，且該第一導電型井 (WELL)可為一 P型井（P-WELL)或一 N型井（N-WELL)。 3. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 基底之材料，可為一 S i基板、一非晶石夕（Amo r phou s - S i )或為 一複晶矽（P ο 1 y - S i )。 4 .如申請專利範圍第1項所述之非揮發性記憶體結構，其中該569436 六、申請專利範圍 源極，係可使用一離子植入法（I 〇 η I m p 1 a n t a t i ο η )，於該基拉 •植入一 P型雜質或一 N型雜質（如硼或磷），以形成該源極。 5.如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 沒極，係可使用一離子植入法（I〇η I m p 1 a n t a t i ο η )，於該基； 上植入一 P型雜質或一 N型雜質（如硼或磷），以形成該汲極。 6 .如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 第一絕緣層，係可為具有一 ΟΝΟ薄膜介電質陷入層 (Oxide/Nitride/Oxide)的結構。 7. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 該第一閘極之材料可為一複晶矽（Ρ 〇 1 y - S i)。 8. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 第二閘極之材料可為一複晶矽（Poly-Si )。 9. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該 第二絕緣層可為一氧化介電層或為一具有0 N 0薄膜介電層 (Oxide/Nitride/Oxide)的結構。 1 0. —種使用如申請專利範圍第1項所述之非揮發性記憶體結 構的方法，該方法係為調整該結構中之源極、汲極、第一閘 極、第二閘極與WELL之電壓，即可程式化該非揮發性記憶第16頁 569436 六、申請專利範圍 體 包括一可程式（Program)步驟：該汲極/第_閉極之雨界 保持較第二問極較高之電壓，該第：閉極之電壓 = 第-間極較低之電Μ，該源極之電壓保持在QV，及^ 極上之電子將由第二閘極之邊緣（Edg 完成程式化。 心緣層中 11 · 一種使用如申請專利範圍第1項 構的方法，該方法係為調整該έ士握由 t軍♦性記憶體結 極、第二閘極與WELL之電壓，gp 7从人 杜、弟一閘 卩可抹除該非揮發W ^ ^ 包括一可抹除（Erase )步驟：嗲楚- 。己fe體， 高之電壓，該WELL之電壓保持較 广土保持較WELL較 極/汲極之電壓為浮動（F 1 〇a t丨彳間極，低之電壓，該源 由第二閘極之邊緣（Edge)注入今此時弟二問極上之電洞將 作。 1 2 3 4乐一絕緣層中完成抹除動第17頁 1 2 · —種使用如申請專利範圍第] … 2 構的方法，該方法係為調整該社播士述之非揮發性記憶體結 極、第二閘極與WELL之電壓，▲之源極、汲極、第一閘 3 包括一讀取（R e a d )步驟：該第二二貝取3，揮發性圮憶體， 4 電壓，該汲極/第-閘極之電题伴蛋之迅[保持在大於零之 之電壓為0V。 “呆持為大於零之電壓，該源本
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