TW564599B - Nested pipelined analog-to-digital converter - Google Patents

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564599 A7 B7 五、發明說明（1 ) 發明背景 經濟部智慧財產局員工消費合作社印製 1.發明領域 本發明一般與類比至數位轉換器（ADC)電路有關，主要 是官線式的架構’以及更特別的是此等電路一種新的巢式 5 管線式的架構。 2·習知技術簡述 圖1顯示一個傳統每級多位元管線式類比至數位轉換 器（ADC)架構的方塊圖。總位元數劃分為匕級丨^，有時候 每一級有相同的位元數但非必要。將一個輸入信號Vin施加 10至苐一級1，將每一級k的輸出以管線的型式轉合至下一級 k+Ι。每一級包含範例第2級中之放大部分6所示之電路。 在運作時，首先以取樣及保持放大器（SHA)Wf類比輸 入電壓〈s號乂…取樣。接著將此取樣信號y多位元類比至數 位夂轉換器（ADSC)8 ϊ:化，使用一個數位至類比次轉換器 15 PASC)9轉換回類比電壓，且接著$差分電路1〇由取樣輸 入減去。接著對每一級k中被稱為剩值之結果的龚別信號藉 由放大器11乘以2^的因數將信號還原至全尺度值，其中m 為該級所解析之位元數。接著將放大之剩值信號vREsk呈現 給管線中的下一級k+1，在該處執行一類似的運作。 20 每一級m位元的數位輸出呈現於ADSC8的輸出處。在經 過k級的信號傳送後，輸入信號vin的數位表示是由'連結每 一級k之ADSC8多位元數位輸出所提供。在一個典型的設 計中’ ADSC8是一個快閃轉換器，而DASC9是一個切換電 容器倍乘DAC。 -3 - 本紙張尺度適用中國國家標準（CNS)A4規格__(2i〇 X 297公爱） C請先閱讀背面之注意事項再 --裝 頁) 訂· --線· 經濟部智慧財產局員工消費合作社印製 _____ A7五、發ΐϊίΤΤ!-—細~— 一在白知技術中眾所週知，增加管線式adc每一級的位 几數可減輕對電容器匹配的需求並強化整體adc可達到 =解析度，但也增加了 ADSC8電路中比較器及電阻器的數 $里以及比較ϋ補償電壓的需求。在傳統的adc中，必須使 用額外的電路以及功率來降低此補償電壓至一個可接受的 。同時當位元數增加時也需要額外數㈣比較器，在 演算放大ϋ上施加更多的負載，造成整體電路運作 緩。 1〇 、圖2a顯示一個典型切換電容電路每級1-位元的應用，該 電路在取樣及放大階段使用相同的元件。此電路包含電容 态C1及C2(12及13)，一個演算放大器14，一個比較器15， 及由父替階段之時脈信號所控制的切換開關16_19。在時脈 信號的控制下，切換開關16_19的位置在取樣架構及放大架 構間變換，如圖2b之信號時序圖中的時脈週期所示。在圖 15以中，在取樣階段的切換開關位置以實線表示，在放大階 段的切換開關位置以虛線表示。 圖3a及3b顯示一典型k級管線式ADC的應用，包括一取 樣階段，如圖3a所示，以及一放大階段，如圖3b所示。這 些電路是以如圖2a所示的電路為基礎，並使用上述與圖 20 2a、％有關的切換開關所建構。為了簡化起見，此討論限 定為每級一個位元。首先如圖3a所示，在取樣階段於電容 器Cl(12)及C2(13)上將輸入信號VlN，或VRESk之電壓取樣。 以單一比較器15來決定VIN是否大於或小於全尺度電壓的 一半，在此案例中為0伏。在這個每級1位元的範例中比較 -4 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再 裝 頁) --線- # 564599 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 有22=4電容器12-13，20-21 〇況且斟〜 凡1對此母級2位元的電路， ADSC為一個2位元的快閃轉換考 J得谀态22。圖4c是每級多位元 ADSC的電路仏此電路包含堆疊的、電阻器23_26心 個電容器27-29，以及—些編碼邏輯電路观提供數 5出。雖然快閃轉換器很快但當瓜很大時它需要相當數量的 電路。其它的缺點包括硬體、電源、以及元件面積均隨位 元數成指數成長且及電路需要精密的比較器及電阻器。 典型的’數位誤差修正是用來克服A·中所使用比較 器補償電壓的影響。以數位誤差修正將Vin電壓的振幅衰 減一個2的因數來確保演算放大器不會飽和。同時，來自 ADSC的數位輸出賴如2,這可錄容㈣經由將數位 字元往左位移-個位元而達成。此位移造成來自兩級接續 字元1位元的重疊，多少降餘每級多位元實施上零件數應 用的效率。 以往，由於管線式每級丨位元ADC之簡單所以被使用， 但現今對12至16位元解析度諸如數位信號處理（Dsp)以及 其匕在應用上的需求，常有每級多位元的應用需要。每級 多位元的架構纾緩了元件匹配的需求，但是因為增加了 ADSC的複雜度，現行的管線式ADC應用受限於每級5位 20 元。 因此，本發明之目的為提供一管線式ADC架構允許超 過5個位元的實施。本發明另一目的為提供具較有效率使用 構成電路元件的一管線式ADC架構，該等元件係諸如比較 器、電容器以及電阻器。本發明的另一目的為提供一管線 10 15 I----裳·-- (請先閱讀背面之注意事項再頁) --線· Φ 6 _ 564599 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 ___B7五、發明說明（5 式ADC架構可減輕電路中電容器匹配的需求。 發明概述 本發明提供一種多級類比至數位轉換器（“ADC”)將-類比輸入信號轉換至一連串數位值，每—具有第一多數位 代表在-對應序列取樣時間的類比輸人信號電壓位 型AD:r::r至數位轉換級，其串接成管線式的構 t。如此-個或多個級包括取樣及保持放大器，接收一輸 10 ’將對應於序列取樣時間輸人信號之電壓位準之電 壓保持-段預定的時間，第一級接收類比輸入信號，管線 中的後'績級接收其上一級的輸出。如此的一個級或多個級 也包括類比至數位次轉換器，提供數位值第二多數位元， 此第二多數小於第一多數，類比至數位灰轉換器包括多數 個類比至數位次轉換器次級，其串接成管線式的構型。每 一如此的次轉換器次級提供第二多數位元之一個或多個位 元。同時包含在如此級内的還有數位至類比次^換器，將 第二多數位元轉換為一類比值，差別電路將中間類比值由 輸入信號中減去，將此差異提供作剩值信號給管線中丁一 個類比至數位轉換器級。本發明之巢式方法可增進管線 第一級的解析度，具有避免修整電容器、更有效的、使用& 較器及其它電路元件、減輕比較器補償的需求，以及滿足 在次微米低壓ADC在kT/C雜訊需求的優點。 此發明以另一種管線式ADSC次級的架構取代快閃式 5 頁 訂 15 線 20 中 比 本紙張尺度適財國圏冢標準（CNS)A4規格（210 X 297公^ " —--- 564599 -----------Β7____ 五、發明說明（6 ) 架構，可相當的纾解在ADSC上之零件數以及比較器精 度。因為在ADSC次級中使用了另一管線式ADSC，此架構 (請先閱讀背面之注意事項再本頁) 稱之為巢式管線式ADC。隨著管線式ADC朝著每級較高解 析度的趨勢’零件數隨每級位元數成指數性的成長，此巢 5式架構提供比較器、電容器以及電阻器的需求數目和比較 器精度相當程度的纾解。例如，在一個7位元電容器匹配需 求之9位元ADC中，二層巢式ADSC的比較器數目可由傳統 快閃ADSC的510減少至60。此外，快閃以及巢式ADSC的 電阻器數目可分別由512減少至32。更甚的，可減少在製造 10比較器（無前置放大器）時所需的面積至204S ·· !，即使在具 二級前置放大器仍可達24: i之面積節省。另—個傳統管線 式ADC常遇到的問題為]^^…雜訊。以本發明的巢式架構， 可在第一級置放更多的位元因此可更容易滿足奵/c的要 求0 經濟部智慧財產局員工消費合作社印製 15 此外，第一級的解析度可經由本發明巢式管線式架構 來增進。此又可減輕在管線式ADC中所遭遇電容器不匹配 的問題。因為巢式方法不受限於典型快閃方法每級^位元的 ，制，第一級可有較高的位元數，所以後續級的需求可相 當的纾解因而可經由較傳統的方法來處理。若舉例來說， 2〇以=個每級1位元來構建Μ位元的ADC，第二二仍需要13 位凡的準確度，但如果第一級有9位元，則第二級僅需5位 元的準確度。在此情況下第-奶位元可以兩個5位元的次 級來取代，此將需要60個比較器，或以四個3位元的次級則 需要24個比較器，或以八個2位元的次級則僅需要16$比較 -8 - 本紙張尺度適用中準（CNS)A4規格⑽X挪公爱） — ____ 564599 A7 B7 五、發明說明（7 ) 器。使用巢式管線式架構的優點包括： 1) 更有效率的使用比較器 -------*---·----裝—— (請先閱讀背面之注意事項再本頁) 2) 纾解比較器補償的需求 3) 利用現有管線式ADC設計技術而達顯然之進步 5 其它一般巢式管線式ADC方法的優點包括： 1) 簡化；無電容器之修整或校正 2) 容易滿足次微米ADC在kT/C雜訊要求 3) 較少的演算放大器，因此更有效率 4) 較佳的無寄生動態範圍（SFDR) 10 圖式簡單說明 圖1為傳統習知技術管線式ADC之方塊圖； 圖2a，2b顯示習知技術每級1位元切捧電容器電路之方 塊圖及時脈週期； 15 圖3a為習知技術使用切換電寧；器取樣階段電路方塊 線· 圖， · - 圖3b為習知技術使用切換電容器多重數位至類比轉換 器放大階段電路方塊圖； 圖4a為習知技術每級2位元ADSC之取樣電路概要 經濟部智慧財產局員工消費合作社印製 20 圖； 圖4b為習知技術每級2位元ADSC之放大電路概要 圖； 圖4c為習知技術每級2位元快閃轉換器； 圖5為本發明巢式管線式ADC方塊圖； -9 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564599 A7 五、發明說明（8 ) 圖6顯示16位元巢式管線式ADC範例； 圖7顯示在巢式管線式ADC中至每級2位元之取代處 理程序； ——-----„--------裝—— (請先閱讀背面之注意事項再本頁) 圖8說明在一管線式a d C中數位誤差修正處理所使用 5 各級間之重疊； 圖9說明一管線式adc的無寄生動態範圍（SFDR); 圖10顯示在管線式ADC中第一級增加額外的位元如 何纾解電容器匹配的需求； 圖11a為巢式演算法下ADC架構的方塊圖； 10 圖1比說明在演算法下ADC使用巢式方法對電路速度 的衝擊；以及 圖12為一巢式多階管線式adc的方塊圖。 較佳實施例說明 15 圖5顯示本發明較佳實施例一巢式管線式ADC方塊 線· 經濟部智慧財產局員工消費合作社印製 ^，其中管線式級6的電路是基於一傳統管線式的方法。但 疋在較佳實施例中，使用了另一個管線式ADSC 31以取 代原本使用快閃架構&限於每級5位元解析度之8。 因為在官線式級6内使用了另外兩個处％ 31，我稱之為巢 20式管線式ADC。經由以更多之巢式管線式A·來置換 ADSC 31中級1(32)和級2(33)内的巢式A·，此方法可擴 展至更多的層級，如果需要的話可降至每級2位元。雖然速 度的議題通常可很容易用簡單的電路來克服，但是較少的 元件以及較低的速度間有所折衷以達到最佳解決方案，層 ^紙張尺度β用中國國家標準（CNS)A4規格（210 X 29f公£3---- 564599 A7 g質上的限制。可使用巢式管線式的方法來解斤弟、及中更夕位元以避免為達到高準確度匹配之昂貴的 電容器修整。 人'6顯不一個16位元巢式管線式ADC的範例。此電路包 3 9位兀的級1(34)，-5位元的級2(35)，以及一4位元的 。額外的兩位元（9+5+4=18)使得各級間1位元的重 V、執行針對先前在習知技術中討論所強調比較器補償 :義題之數位誤差修正。注意級2⑽和級Μ;6)可使用傳統的 & '線式ADC ’為二者均為5位元或更少，在傳統快閃轉換 10器的實際限制範圍内。 一個重要的考量為使第一級實質上能儘量處理多個位 元以減輕後續級在電容器匹配上的需求。在此狀況下， 將ADSC 38以兩級管線sADC 39取代，：它包含一 5位元的 級1(4〇)和5位元的級2(41)。再次的，合併的10位元允許級 15 40和41間一個位元的重疊來補償數^誤差修正，形成9個位 兀。在此電路中，比較器的數目為2x2m-l，但電阻器的_需 求數僅為2m，因為它們可在兩級間共用。 下表2顯示本範例中級1(38)使用巢式管線式方法的優 點0 (請先閱讀背面之注意事項再 裝 頁) 1:0· - -_線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 564599 A7 B7 五、發明說明（10 ) 10

T^hle 7 16位元管線式ADC中9位元第一級需求 巢式管線式ADC對傳統ADC 比較器數 電阻器數 比較器精度

傳統9位元 快閃ADSC 29-1-1=510

1/512 (請先閱讀背面之注意·

兩層9位元 巢式ADSC 2x(25-1-1)=605 25=32 共用電阻器 1/32 事項再 ，本頁) 裝 -線· 經濟部智慧財產局員工消費合作社印製 註：額外的-1是各級間的重疊位元 圖7說明巢式管線式技術如何擴展至較低的層級。此處 15 理可進行至2位元。實務上，此層級通常視為1.5位元。此 圖顯示先前圖6的範例其中9位元級1 (38)為兩個5位元級 40,41所取代將比較器數由510減少至60。此巢式方法可擴 展至第3及第4層，其中5位元級40-41分別為兩個3位元級 42-43及44-45所取代，且接著每一個3位元級42-45分別為 20 兩個2位元級所取代，亦即為46-47，48-49，50-51及52-53。 在每一案例中，額外的一個位元重疊得以作數位誤差修正 的補償。 如圖所示，使用兩層的巢式方法在比較器需求的數量 上有明顯的降低，由510降至60。經由增加第3及第4層，比 25 較需求數分別降為24及16。在此例中，因為在第二級後零 件的減少並不顯著，兩級的巢式方法可能為實務上較好的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 564599 A7 _B7 ---—________ 五、發明說明（W ) 選擇。 圖8說明級間1位元的重疊是數位誤差補償所必需的。 此顯示級1(34)的9位元如何以兩個5位元級4〇及41所取 5代，以及這兩級40及41如何與5位元級35及4位元級36串接 並以1位元重疊而在數位輸出處形成16位元的數位字。 巢式管線式ADC具有如圖9中所示極佳的無寄生動態 範圍（SFDR)。圖中以快速傅利葉轉換（FFT)圖來說明 SFDR。在範例中以諧波失真峰值突昇出雜訊高達-8〇分貝 10的位準，SFDR是基準位準(0分貝）與最高諧波失真峰值_8〇 分貝之間的差，為80分貝的數量級。 如前所述，眾所週知電容器匹配的需求隨ADC中位元 數的增加而減輕。圖10為表示此關係的說明圖，其中差分 線性(DNL)以相對於第一級解析度繪出，參數值為位元 15 數。此資料顯示對於在晶圓相同的局部區域製造之電容器 的結果。如圖所示，第1級的每一額外的位元，對所賦予之 DNL規格在電容器匹配的需求上大約有丨位元的縮減。 本專利之巢式方法並不限定使用於管線式架構，其它 的架構亦可使用。圖1 la顯示在一個演算法的ADC中巢式架 20 構的應用。在此案例下僅有1級54包含電路方塊55。此處的 方法為以巢式管線式ADC56取代ADSC後，並繞著迴路循 環Vres信號數次。被解析的位元總數為K*m，其中K為VRES 信號繞著迴路循環的次數，而m為每一時脈週期所解析的 位元數。使用此法在晶片上節約廣大面積，但它的代價為 25 速度，如圖lib所示。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 91. 1. 2,000 _ at n I [ »1 I · ϋ I 1ΙΙΙΙΙΙΙ— Γ 请先閱讀背面之注意事項再填寫本頁) 訂· --線· 564599 A7

五、發明說明（12 ) -------------裝— (請先閱讀背面之注意事項再HI本頁) 假設一個12位元的ADC 57其每級1位元，需要丨個時 間週期（1T)來完成一個運算，相同的功能可使用面積遠為 小的傳統演算法ADC 58來達成，但其速率較慢，為十二個 時間週期（12T)。較佳實施例方法是使用一個兩層巢式的架 構來實施於ADC。此結果使用較多的元件，須要較大的面 積’但其速度代價僅為2個時間週期（2T)。 其它可由巢式ADC架構獲益之架構稱之為多階或 一人範圍ADC，如圖12所示。此電路與傳統管線式ADC電路 的差異為可省去倍乘放大器11，如圖U中虛線所示，為圖 1〇中的實線丨1’所取代。此方法將剩值在級間傳送而不需將信 就故大回其全尺度值。所有巢式次管線式ADSC的優點也 可由此方法來達成。 巢式管線式ADC克服在大多數傳統管線式ADC所 發現電容器不匹配的問題。這是由於位元數之增加，因而 •線· 15 獲致第1級之解析度而達成。一些巢式管線式方法的益處 為： U更有效率的使用比較器。 2) 纾緩比較器補償需求。 經濟部智慧財產局員工消費合作社印製 3) 利用管線式ADC的現有設計技術而達成顯然的進 20 ^ 〇 4) 單純，不需電容器的整修或校準。 5) 容易滿足次微米ADC在kT/C雜訊上的要求。 巢式管線式ADC架構有很多潛在的用處。但是可立即 獲欵優點的應用包括下列但不限於此·· ~ 14 一 本、代張尺度適用中_家標準（⑽从4規格⑵㈣抑公爱） 564599 A7 _B7_ 五、發明說明（l3 ) 1) ADSL高速數據機·· 14位元，6Ms/S。 2) 蜂巢式基地臺：12位元，50Ms/S。 3) CCD掃描器·· 8-12位元，1-lOMs/S。 4) 超音波成像·· 10-12位元，40Ms/S。 5 雖然本發明以及其優點已詳加描述，應瞭解可作各種 的變更、替代及改變而不會偏離本發明後附專利申請項目 之精神及範圍。 ---*----.-------裝--- (請先閱讀背面之注意事項再本頁) 訂： -線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564599 A7 B7 五、發明說明（14 ) 圖示之代號說明 代表符號 5 7 8 9 10 11 10 12-13 14 15 16-19 20-21 15 22 23-26 27-29 30 31 20 32-33 34 35 36 38 (請先閱讀背面之注意事項再 裝 本 頁) _ 丨線· 經濟部智慧財產局員工消費合作社印製

名稱 取樣級保持放大器（SHA) 類比至數位轉換器（ADSC) 數位至類比轉換器（DASC) 差別電路 放大器 電容器 演算放大器 比較器 切換開關 電容器 轉換器 電阻器 比較器 編碼邏輯電路 管線式ADSC ADSC 31中的級 9位元級 5位元級 4位元級 巢式管線式ADSC 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564599 A7 _B7 五、發明說明（15 ) 經濟部智慧財產局員工消費合作社印製

39 2級管線式ADC 40-41 5位元級 42-45 3位元級 46-53 2位元級 54 級 55 電路方塊 56 巢式管線式ADC 57 12位元ADC 58 傳統演算法的ADC (請先閱讀背面之注意事項再 --裝 頁) -線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 564599 經濟部智慧財產局員工消費合作社印製 申請專利範圍 L 一種將類比輸入信號轉換成序列數位值的多級類比至 數位轉換器，各數位值具有第一多數位元，代表在 對應取樣時間序列該類比輸入信號的電壓位準，兮多 級類比至數位轉換器包括： Λ夕 多數個類比至數位轉換器級，串接成管線式構型，如 此之一個或多個級包含， 一個取樣及保持放大器，接收一輸入信號，將一 對應於該序列取樣時間輸入信號之電壓位準之電壓保 持一段預定的時間，第一級接收該類比輸入信號，該 管線中的後續級接收其上一級的輸出， 一個類比至數位次轉換器，提供該數位值給第二 多數位元，該第二多數小於該第一多數，該類比至數 位次轉換器包括多數個類比至數位次轉換器次級串接 成官線式的構型，每一如此的次轉換器次級提供該第 二多數位元之一個或多個位元， 一個數位至類比次轉換器，將該第二多數位元轉 換為一類比值，以及 一個差別電路將該中間類比值由該輸入信號中減 去’將此差異提供作剩值信號給管線中下一個該類比 至數位轉換器級。 2·如申請專利範圍第1項所述之多級類比至數位轉換器， 其中在該管線中一個或多個該類比至數位轉換器級更 包含連接至該差別電路輸出的放大器，並將該剩值信號 放大且提供該放大的剩值信號作為該級的輸出。 5 10 15 20 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐 (請先閱讀背面之注咅？事項再填^頁) --線- 564599

   申請專利範圍 經濟部智慧財產局員Η消費合作社印製 3·如申請專利範圍第丨項所述多 JL中^丨、… 夕級類比至數位轉換器， 该多個類比至數位次轉換器次級之一，提供一 ，二夕數位元，該第三錢位元係較該第 ^二由多個祕至數位次轉換器次級串接成管線= 或多個位元。 紹4第二多數位元一個 4 t申中利範圍第1項所述之多級類比至數位轉換器， ;= 夕數個類比至數位次轉換器之第-級較該管線 中後，級提供較多之該第一多數位元。 、種將類比輸入彳§號轉換成序列數位值的多級類比至 數位轉換器，各數位值具有第—多數位元，代表在一對 應取樣時間序列該類比輸入信號的電壓位準，該多級類 比至數位轉換器包括： 一個取樣及保持放大器，接士一輸入信號，將 對應於該序列取樣時間輸>信號之電壓位準的電 壓保持一段預定的時間；/ 個類比至數位次轉換器，提供該數位值給第 一多數位元，該第二多數小於該第一多數，該類比 至數位次轉換器包括一多數個類比至數位次轉換 器次級串接成管線式的構型，每一如此的次轉換器 次級提供該第二多數位元之一個或多個位先； 一個數位至類比次轉換器，將該第二多數位元 轉換為一類比值； 一個差別電路將該中間類比值由該輸入信號中 5 15 20

   X 297公釐） (請先閱讀背面之注音？事項再填、 裝i 頁、 訂_ --線· 564599 經濟部中央標隼局員工消費合作社印褽 A8 Βδ C8 D8 六、申請專利範圍 減去，將此差異提供作剩值信號給管線中下一個該 類比至數位轉換器級；以及 一個切換節點以重複循環流通的方式，將該剩 值信號提供給該取樣及保持放大器的輸入因而影 5 響多數個級。 ο 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）