543295 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡 單說明） 【本發明之領域】 本發明係關於一種高頻寬頻掃頻控制方 式，尤指一種適用於寬頻下提高掃頻電路頻率解 析準確度，並降低假（spurious )信號之系統。 【本發明之背景】 隨著通訊產業之發達，在測試儀器中所用到 的掃頻電路模組所需之掃頻振盪源亦要求在高 頻GHz級別。在一些頻域功率量測或訊號源之儀 器，例如：頻譜分析儀、合成信號產生器、網路 分析儀等。然而，在寬頻掃頻電路中，振盪源部 分大都使用YIG及電壓控制振還器（Voltage Controlled Oscillator，VCO)兩種。然而，以 YIG 作爲寬頻掃頻振盪源，其元件成本昂貴，且控制 方式較爲複雜，使得在量產時困難，且製造出之 續次頁—（發明說明頁不敷使用時，請註記並使用續頁） 543295 發明說明續頁 成品價格高昂，不具商業競爭性’若單用一個 VCO貝[j在寬頻掃頻，其鎖頻反應時間長、相位雜 訊高且頻率不穩定。 發明人爰因於此，本於積極發明之精神，亟 思一種可以解決上述問題之「寬頻下提高掃頻電 路頻率解析、準確度並降低假（spurious )信號 之系統」，幾經硏究實驗終至完成發明。 【本發明之槪述】 本發明之主要目的係在提供一種在寬頻下 提高掃頻電路頻率解析、與準確度並降低 spurious信號之系統，係合倂低成本的電壓控制 振盪器（VCO )作爲寬頻粗調的信號源，與採用 直接數位頻率合成器（Direct Digital Frequency Synthesizer’ DDFS)及鎖相迴路所構成的低倍 率倍頻電路作爲一窄頻細調的信號源，此低倍率 倍頻之鎖相回路是用來調低DDF S spurious 升高 之用，俾能減輕控制複雜度與在寬頻下提高掃頻 543295 發明說明 電路模組頻率解析、頻率準確度及減低spurious 信號。 要提供此種提高掃頻電路頻率解析與準確 度之系統，除了上述硬體架構外，本發明並提供 一種軟體架構與之配合，俾能達成快速掃頻且信 號穩定。 爲達成上述之目的，本發明主要架構包括：一第一本 地振盪鎖相迴路，係以參考信號源作爲輸出信號頻率 準確度之依據，並利用一電壓控制振盪器（Voltage Controlled Oscillator，VCO)模組來提供一第一頻率 信號源；一單頻信號鎖相迴路，係以該參考信號源作 爲其輸出信號頻率準確度之依據，以產生一單頻穩定 之信號源，並經乘4後產生第二本地信號源；以及一第 三本地振盪鎖相迴路，係以一直接數位頻率合成器 (Direct Digital Frequency Synthesizer J DDFS)作爲 參考信號源，以產生一第三頻率信號源，而該直接數 位頻率合成器頻率準確度所依據之時鐘信號’係來自 該單頻信號鎖相迴路信號源除頻之後而來，其中該 第一頻率信號源係大於該單頻穩定之信號源與該第三 頻率信號源，而該單頻穩定之信號源大於該第三頻率 信號源，—使得該第一頻率信號源作爲一粗調之信號 源，該第三頻率信號源作爲一細調之信號源’該單頻 3 543295 發明說明MM ____-*— 穩定之信號源做爲一中間頻率升頻之用的振盪信號 ^ 源。 * 由於本發明構造新穎，能提供產業上利用’且確 有增進功效’故依法申請發明專利。 爲使 貴審查委員能進一步瞭解本發明之結構、 特徵及其目的，茲附以圖示及較佳具體實施例之詳細 說明如后： 【圖式簡單說明】 第1圖係本發明之掃瞄電路方塊圖。 第2圖係本發明控制VC0與DDFS間的軟硬體機制示意 圖。 第3圖係本發明之VCO與DDFS之軟體控制流程圖。 第4圖係本發明之VCO與DDFS掃描之動作流程圖。 【圖號說明】 第一本地振盪鎖相迴路 1 低通濾波器1 2，2 2，3 2 電壓控制振盪器模組13,23 單頻信號鎖相迴路 2 第三本地振盪鎖相迴路 3 直接數位頻率合成器9 除八電路5 第一混波器7 1 第三混波器7 3 相位偵測器1 1，2 1，3 1 單頻信號源2 0 33除N電路15 第三除法電路24 第四除法電路3 4 時脈產生器4 第一乘法電路6 第二混波器7 2 第一帶通濾波器8 1
543295 發明說明續頁 第二帶通濾波器8 2 第一低通濾波器8 3 微處理器10 輸入裝置30 【較佳具體實施例之詳細說明] 有關本發明之一較佳實施例，請先參照第i圖所示 之掃瞄電路方塊圖，其主要由第一本地振盪鎖相迴路 1、單頻信號鎖相迴路2、及第三本地振盪鎖相迴路3 所組成。 其中第一本地振盪鎖相迴路1係由相位偵測器i i (Phase Detector，PD)、低通濾波器 12 ( Low Pass Filter)、電壓控制振盪器（Voltage Controlled Oscillator，VCO )模組13、第二除法電路14、除N電路 15所組成，該第二除法電路14在本例爲一除四電路， 除N電路1 5在本例中，N値爲一動態數値。 單頻信號鎖相迴路2係由相位偵測器2 1、低通濾波 器-2 2、電壓控制振盪器模組2 3、第三除法電路2 4組 成，本例中，第三除法電路2 4爲除八十電路。第三本 地振盪鎖相迴路3係由直接數位頻率合成器（Direct Digital Frequency Synthesizer， DDFS) 9、年目位偵測J 器3 1、低通濾波器3 2、電壓控制振盪器模組3 3、第四 除法電路34所組成，本例中，第四除法電路34爲除十 電路。 前述之第一本地振盪鎖相迴路1係負責大範圍的 粗調掃頻工作，第三本地振盪鎖相迴路3則負責細調高 解析度的掃瞄工作，而單頻信號鎖相迴路2除了倍頻後 543295 發明說明_胃 提供第二本地振盪信號源作升頻之用外，其經除頻後 的信號作爲DDFS9的時鐘（Reference Clock)，而 D D F S 9輸出並作爲第三本地振盪鎖相迴路3的參考 源，以使得整個系統的頻率都能參考到參考信號源， 而不致因不同的參考源所造成的頻率誤差。 當時脈產生器4所產生之參考信號源爲10MHz，而 單頻信號源20爲21·4ΜΗζ，則參考信號源送至第一本 地振盪鎖相迴路1，經由相位偵測器1 1及低通濾波器1 2 與VCO模組13處理後，再經由第二除法電路14與除N 電路1 5處理，而得到一寬頻粗調之信號源fd，其頻帶 寬度可從 3.541GHz 至 6.541GHz。 而參考信號源送至單頻信號鎖相迴路2，經由相位 偵測器2 1及低通濾波器2 2與V C Ο模組2 3處理後，再經 由第三除法電路24處理，可得到800MHz之振盪信號。 並將該8 0 0 MHz振盪信號送至第一乘法電路予以進行 一乘四處理，可得到一 3 2 00MHz之第二本地振盪頻率 振盪信號源fc。且還將該8 00MHz振盪信號送至除法電 路5進行一除八除頻處理，以得到1 0 0 Μ Η z之振盪信號 源。 本例之DDFS9係爲一能產生32ΜΗζ±4ΜΗζ之頻率 合成器，則經過第三本地振盪鎖相迴路3之相位偵測器 3 1及低通濾波器32與VCO模組3 3處理後，再經由第四 除法電路14除十倍，得到320 ±4ΜΗζ之窄頻細調高解析 度之信號源fb±4MHz。 543295 發明說明續頁 該3 2 0 ±4 M Hz之窄頻細調高解析度之信號源並藉 由第一混波器71來和單頻信號源20fs21.4MHz進行混 波，並經由第一帶通濾波器8 1予以進行濾波’得到一 341.4±4MHz之信號源。 並再藉由第二混波器7 2中間間隔頻率振盪信號源 fc3 200MHz進行混波升頻，並經由第二帶通濾波器81 予以進行濾波，得到一 3 54 1.4±4MHz之信號源。 最後再藉由第三混波器73與第一低通濾波器83來 和寬頻粗調之信號源fd，其處理之數學表示式係可用 fd-(fs + fc + fb±4MHz) ，最後可得出一 0至3 GHz之快速掃頻且信號穩定及高 頻率準確度之振盪源。 在掃頻時，第一本地振盪鎖相迴路1每跳一次頻 率，其中間間隔的頻率範圍是由第一本地振盪鎖相迴 路3來塡補，而解析大小可由系統來決定後再交由 D D F S 9來處理，以減輕第一本地振盪鎖相迴路1之V C Ο 模組1 3變動太頻繁，而導致必須更長的穩定時間。 第2圖顯示本例之軟硬體機制之示意圖，微處理器 1 0係藉由輸入裝置3 0所輸入之參數來協調第一本地振 盪鎖相迴路1與第三本地振盪鎖相迴路3，並控制V C Ο 頻帶以及DDFS9。 第3圖係爲第一本地振盪鎖相迴路1之V C Ο模組1 3 與D D F S 9之控制流程圖，係先經由輸入裝置3 0輸入起 始頻率、截止頻率、掃描時間（SweepTime)、及掃描 點（Sweep Points )(步驟S301 )。接著開始計算第一 0 發明說明續頁 本地振盪鎖相迴路1中的N値1 5，N由起始頻率η 1掃到 截止頻率η 2，代表粗調頻率由起始頻率掃到截止頻 率，每個頻率粗調之間隔頻帶（SteP )爲8ΜΗζ (步驟 S 3 0 2 ) ° 接著判斷η 1是否等於π2，若η 1等於η2則不需作調 整。若n丨不等於η 2，則繼續下一個步驟’係計算D D F S 9 在頻率粗調8MHz Step內掃猫點數’係由8MHz除以原 先 DDFS9 之頻帶（DDFS Frequency Step)計算値’並 四捨五入取整數得到一掃描點數（步驟S 3 0 3 ) ° 之後，再進行一新的頻率解析之調整，使得DDF S 9 在頻率粗調8MHz Step內掃瞄整數點數，以避免非整數 點數所造成的頻率誤差，即避免在大頻帶（S PAN )範 圍掃頻而累積頻率誤差（步驟S3 04 )。 上述步驟（步驟S3 04 )完成後，開始重新調整起 始頻率到第一本地振盪鎖相迴路1之VCO模組13中的 第一個VCO頻率粗調8MHz Step端點爲整數點，及最後 一個VCO頻率粗調8MHz Step端點到截止頻率亦爲整 數點。此調整之用意係爲了避免原先起始頻率到第一 個VCO頻率粗調8MHz Step端點爲非整數點所造成的 頻率誤差（Offset)(步驟 S 3 0 5、S 3 06 )。 最後，重新計算頻帶、掃描點、及頻率變動週期 (Frequency peri〇d Time)(步驟 S307)，以完成整個 掃描控制流程。 第4圖顯示VC0與DDFS掃描之動作流程圖，在微 處理器10中之主程式係先計算出DDFS9起始頻率輸出 543295 發明說明續頁 參數K與DDFS頻率變動量輸出參數△ K (步驟S401)。 而每次時間中斷時（即頻率變動週期）DDFS9輸出一 頻率並作K値累加△ K，使得K値不需重新用公式計算 而可節省時間。掃瞄過程中，頻率變化均以掃描點數 來表示’如判斷掃描是否結束、判斷V C 0切換點、頻 率粗調8MHZ Step端點，使得能夠節省運算之時間。其 中若VCO切換點須切換，則VC0切換至另一個（步驟 S4 02 )，否則，將判斷頻率粗調8MHz Step端點是否須 切換，若須要，則VCO切換N値，且DDFS9回到8MHz 起點（步驟S403 )。而運算時間之縮短，則相對的在掃 描時間內可以提供更多掃描點數，以達到提高頻率之 解析度。 由以上之說明可知，本發明係採用多重鎖相迴路 (MPLL )之掃頻電路，並採用低成本的電壓控制振盪 器（VCO )作爲寬頻粗調的信號源，與合倂直接數位 頻率合成器（Direct Digital Frequency Synthesizer ， DDFS )及鎖相迴路所構成的低倍率倍頻電路作爲一窄 頻細調的信號源，俾能減輕控制複雜度與在寬頻下提 高掃頻電路模組頻率解析與頻率準確度，及降低 spurious信號，且還能達成快速掃頻與信號穩定之功 效。 綜上所陳，本發明無論就目的、手段及功 效，在在均顯示其迥異於習知技術之特徵，爲「在 寬頻之下提高掃頻電路頻率解析、準確度並降低 9 543295 發明說明Im頁 s p u r i 〇 u s信號之系統」之一大突破，懇請 貴審 查委員明察，早日賜准專利，俾嘉惠社會，實感 德便。惟應注意的是，上述諸多實施例僅係爲了 便於說明而舉例而已，本發明所主張之權利範圍 自應以申請專利範圍所述爲準，而非僅限於上述 實施例。
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