TW535176B - Inductor structure applied on a silicon substrate and the manufacturing method thereof - Google Patents
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Description
535176 五、發明說明（1) 本發明是有關於一種電感結構及其製造方法，且特別 是有關於一種實施於矽基底的電感結構及其製造方法，其 磁力線的方向平行於矽基底，因此可減輕基底損耗效應 (Substrate Loss)並改善電感元件的品質因素（q Factor) ° 在石夕基底射頻電路的設計中，電感乃是不可獲缺的被 動兀件。傳統上，實施於矽基底的電感型態均是由複數金 屬層所構成的螺旋式電感元件。這種螺旋式電感元件的磁 力線方向垂直於矽基底，因此在高頻應用時會不可避免地 產生基底損耗效應。另外，這種螺旋式電感元件的電感值 (線圈數目）亦會受限於使用金屬層的數量及使用矽基底的 面積’且所有金屬層亦無法完全貢獻於電感元件的電感值 提昇（因為有部分金屬層必須用於内連線）。 有鑑於此，本發明的主要目的便是提供一種實施於矽 基底的電感結構及製造方法，其磁力線的方向平行於矽基 底’因此基底損耗效應得以大幅減輕。 、 本舍明的另一個目的就是提供一種實施於矽基底的電 感結構及製造方法，其利用兩層金屬、層以達成與矽基底平 4亍力累疋k路’且兩唐金屬層均有貢獻於電感元件的電感 值提昇。 、 本發明的再一個目的就是提供一種實施於矽基底的電 感結構及製造方法，其相容於傳統CMOS製程、且線圈數目 (電感值）的i言減亦可透過金屬線定義而輕易控制。 為達上述及其他目的，本發明乃提供一種實施於矽基
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W76 五、發明說明（2) 底的電感結構。 線、介層插塞、 成在碎基底的上 尾兩端。第三金 分別經由介層插 金屬線與第一金 感結構 在 金屬線 路中。 在 基底， 二金屬 可以經 第三金 方形、 為 構的製 個矽基 線。然 並在介 尾兩端 使第三 電感結 這種實施 ，形成在 這種實施 第一金屬 線可以經 由第三金 屬線的排 正八方形 達上述及 造方法。 底、並在 後’在每 層插塞的 分別經由 金屬線與 構便可以 ::”構是由梦基底 亚列的第三合屬綠&碰、 ^ 金屬 方。介層插塞形成在每條第f::屬線形 i 線形成在介層插塞的上方，的頭 基相連至第一金屬線二員尾兩端 屬線形成-螺旋迴路，二?：，使第三 ^ 精从得到所要的電 的電感結構中，更可 第一金屬線及第三金屬線所構成的螺旋& 於石夕基底的電4 έ士棋士 ^ . _ A、、、口構中，矽基底可以是矽 士 ：以經由第一金屬層的定義而得到，第 ί:二金屬層的定義而得到，第三金屬線 屬層的定義而得到。另外，第一金屬線及 列可以呈現對稱結構，如正四方形、正六 〇 其他目的，本發明亦可以提供一種電感結 此電感結構的製造方法為··首先，提供一 矽基底的表面形成複數條並列的第一金屬 條第二金屬線的頭尾兩端形成介層插塞、 表面形成複數條並列的第三金屬線，其頭 介層插塞相連至第一金屬線的頭尾兩端， 第一金屬線形成螺旋迴路。如此，所要的 完成。
0492-4077TWF.ptd « 5頁 535176 五、發明說明（3) 在這種電感結構的製造方法中，更可以在第一金屬線 及第三金屬線所構成的螺旋迴路中形成第二金屬線，藉以 增加螺旋迴路中的磁場強度。 在這種電感結構的製造方法中，介層插塞的製造方法 可以為：首先，在矽基底及第一金屬線表面覆蓋介電層； 然後，蝕刻定義介電層以在第一金屬線的頭尾兩端定義接 觸窗、並在接觸窗内填入導電材料，藉以得到所要的介層 插塞。 在這種電感結構的製造方法中，第一金屬線可以定義 第一金屬層以得到，第二金屬線可以定義第二金屬層以得 到，第三金屬線可以定義第三金屬層以得到。另外，在這 種電感結構的製造方法中，第一金屬線及第三金屬線可以 排列成對稱結構，如正四方形、正六方形、正八方形。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式說明 第1圖是本發明實施於矽基底的電感結構的一個實施 例的平面示意圖； 第2A圖是第1圖中AA’連線的剖面示意圖； 第2B圖是第1圖中BB’連線的剖面示意圖； 第3圖是本發明實施於矽基底的電感結構的另一個實 施例的平面示意圖； 第4A圖是第3圖中AA’連線的剖面示意圖；
0492-4077TWF.ptd 第6頁 535176 五、發明說明（4) 第4B圖是第3圖中BB ’連線的剖面示意圖； 第5 A〜5C圖是本發明實施於矽基底的電感結構的俯視 圖；以及 第6圖是本發明實施於矽基底的電感結構的史密斯分 佈圖（SI 1 Smith Chart)。 實施例 有鏗於傳統電感元件的基底損耗效應，本發明乃在不 改變現有CMOS製程的前提下，提出一種實施於矽基底/的電 感結構，其磁力線方向平行於矽基底，因此可大幅降低基 底損耗效應。請參考第1圖，此即本發明實施於矽基底的 電感結構的平面示意圖。如圖中所示，電感結構是由石夕基 底10、並列的第一金屬線Ml、介層插塞vi、並列的第三金 屬線M3所組成。第一金屬線Μ1並列地形成於石夕基底1 〇的表 面。介層插塞VI分別形成在每條第一金屬線M1的頭尾兩 端。第三金屬線M3則並列地形成於介層插塞v 1的上方，其 頭尾兩端分別經由介層插塞V1相連至相鄰第一金屬線M丨的 頭尾兩端，使第一金屬線Ml及第三金屬線M3得以形成與矽 基底平行的螺旋迴路，作為所要的電感結構。 在這個例子中，並列第一金屬線M1的形成，可以先在 矽基底1 0的表面沈積一金屬層，然後再蝕刻定義該金屬層 以得到。介層插塞VI的形成，可以先在第一金屬線…及矽 基底的表面覆蓋一介電層，然後定義該介電層以在每條第 一金屬線Μ1的頭尾兩端形成接觸窗，並將導電材料填入接 觸窗以得到。並列第三金屬線Μ3的形成則如第一金屬線 Μ
0492>4077TWF.ptd 第7頁 535176 五、發明說明（5)
Ml，可以先在介層插塞VI及介電層1〇的表面另外沈積一金 屬層，然後再蝕刻定義該金屬層以得到。為形成與矽基底 平行用螺旋迴路，每條第三金屬線Μ 3的頭尾兩端均會經由 介層插塞V1相連至相鄰第一金屬線Μ 1的頭尾兩端。如此， 與矽基底1 〇平行的螺旋迴路便可以產生，即··…_>第一金 屬線Ml —介層插|V1 —第三金屬線M3 —介層插塞¥1 —第一 金屬線Ml …。 接著，第1圖電感結構的製造方法將配合第2A及2B圖 說明如下，其分別為第丨圖中AA，連線及BB，連線的剖面示 意圖。 亚在矽基底1 0的表面形居
首先，提供一個矽基底1 0 - 並列的苐一金屬線Μ 1。第一金屬線Μ 1的形成，可以先在石夕 基底10的表面形成第一金屬層，再針對第一金屬層進行蝕 刻定義以形成。 接^著，在第一金屬線Ml及矽基底1〇的表面沈積一介電 層2〇,藉以覆蓋第一金屬線M1。介電層2〇可以是二氧化矽 或其他介電材料，其表面利用化學機械研磨或其他平坦化 製程處理過，藉以有利於隨後的微影製程。
接著，㈣定義介電層2〇,藉以在每條第—金屬線M1白
2 =成接觸窗。以及，在接觸窗内填入導電材料，I 以在-金屬線们的頭尾兩端形成介層插塞V1。 ㈣蝕該導電材料至介電層20的表面、並在介電 層20及；丨電插塞vi的矣而你占廿 雄一人研 ]表面幵y成並列的第三金屬線Μ 3。每4 弟二至屬線Μ 3的頭尾兩端分別姐& m ^刀別經由介層插塞V1相連至相ϋ
0492-4077TWF.ptd 第8頁 535176
第一金屬線Μ 1的p
Mi得以形成螺兩：：使第三金屬線M3與第-金屬線 M3的形成與第： = 要的電/結構。第三金屬線 …上炫-人η 1屬線M 1相同，可以先在介電層2 0的表面 形成弟二金屬層 i ^ ’再針對第二金屬層進行餘刻定義以形 成0 另 以在第 入第二 基底10 屬線M2 第一金 塞VI分 線M2垂 形成在 每條第 方，其 V2相連 及第三 以作為 外，為 一金屬 金屬線 、並列 、第二 屬線Ml 別形成 直地橫 第二金 三金屬 頭尾兩 至相鄰 金屬線 所要的 k幵弟2圖電感結構的電感值，本發明亦可 線Μ1及第三金屬線μ 3所形成的螺旋迴路中加 Μ2 ’如第3圖所示。其中，電感結構是由矽 的第一金屬線Ml、第一介層插塞VI、第二金 ”層插基V 2、並列的第三金屬線^{3所組成。 並列地形成於石夕基底1 的表面。第一介層插 在每條第一金屬線Μ1的頭尾兩端。第二金屬 跨在第一金屬線…的上方。苐二介層插塞” 屬線M2的上方，分別連接第一介層插塞η。 線M3則並列地形成在第二介層插塞”的上 端分別經由第一介層插塞V1及第二介層插夷 第一金屬線Ml的頭尾兩端，使第一】^ M3得以形成與竭1〇平行的 電感結構。 稭 在這個例子中，並列第-金屬線M1的形成，可 石夕基底10的表面沈積第一金屬層，然後再蝕刻定義一\ 屬層以得到。第一介層插塞VI的形成，可以先在第一 i 線Ml及矽基底1 0的表面覆蓋第一介電層，鈇·^屬 介電層2〇以在每條第一金屬線^的頭尾兩二形成 535176 五、發明說明（7) 及將導電材料填入接觸窗以得到。第二金屬線心的 ::先t介電層2〇的表面沈積第二金屬層，然後再蝕刻定 坌:ί屬層以得到。第二介層插塞¥2的形成，可以先在 ===屬線M2及介電層20的表面覆蓋第二介電層3〇，然後 疋^義第二介電層30以在每條第一金屬線们的頭尾兩端 (即第一介層插塞Π的相對位置）形成接觸窗，及 =觸窗以得到。並列第三金屬細的形成則如第 :! ί ’可以先在第二介層插塞”及介電層30的表面另 層㈣，然後再蝕刻定義該金屬層以得到。為形 ίΓ:;::行Γ累旋迴路’每條第三金屬細的頭尾兩 =s i由弟一介層插塞η及第二介層插塞Μ而相連至相 =一^線Ml的頭尾兩端。如此，在石夕基底 的螺旋迴路，'亦即：―第-金屬㈣ :::: 卜第二介層插SV2-第三金屬_-第 層插基V2—第一介層插塞n —第一金屬線mi—.的迴 路。 鳍明f Ϊ Ϊ 3、圖電感結構的製造方法將配合第4A及4B圖 ^ m 〇 ，/、为別為第3圖中ΑΑ,連線及ΒΒ，連線的剖面示 思圖。 並列：巧底1Γ並在梦基底10的表面形成 ^ 、、、 弟 至屬線Μ1的形成，可以先在矽 形成第-金屬層，再針對第-金屬層進㈣ 接著，在第一金屬線们及矽基底10的表面沈積第一介 0492-4077TWF.ptd 535176 五、發明說明（8) 他平括化;γ二】=料，其表面則利用化學機械研磨或其 :ί丄Λ，藉以有利於隨後的微影製程。 始…^ΐ， 義第一介電層20，藉以在每條第一金屬 料，#以^ 接觸固，及在接觸窗内填入導電材 枓，耩以形成第一介層插塞n。 -介ΐΐ二材料至第一介電層2°表®、並在第 橫跨於並列的第—金屬 細垂直 而聆成筮-人μ p蜀琛Mi，其了以先在弟一介電層20表 八层:孟屬層，再蝕刻定義第二金屬層以得到。另外 弟一至屬層除蝕刻定義第二金屬線 ， 介層插㈣的表面定義接觸墊P1，藉以：： = = = π及隨㈣成的第二介層插塞V2。連接弟"層插塞 ，著，在第二金屬線M2及第一介 ，介電層30’藉以覆蓋第二金屬細。第二 Ϊ : j矽或其他介電材料，其表面則利用化學機械研磨 或其：：坦化製程處理過，藉以利於隨後】：研磨 接者，名虫収義第二介電層30，藉以 ；' 線Ml的頭尾兩端（第—介声 條第—金屬 形成接觸窗 1層插基V1及接觸墊P1的相對位置） =;。，。及在接觸窗内填入導電材料，藉以形成第二 一入ΐ著，回蝕該導電材料至第二介電層30表面、並在第 一"電層30的表面形成第三金 。 的頭尾兩端分別經由第—介層插塞V1、二==
0492-4077TWF.ptd 第11頁 535176 五、發明說明（9) 層插塞V2而相連至相鄰第一金屬線Ml的頭尾兩端，使第三 金屬線Μ 3與弟一金屬線Μ 1得以形成螺旋迴路，作為所要的 電感結構。第三金屬線Μ3的形成與第一金屬線Μ丨相同，可、 以先在第二介電層30的表面形成第三金屬層，再針對第二 金屬層進行蝕刻定義以形成。 另外，為降低電感元件的磁通量（从吨1^1；丨〇{111}〇耗 損，第一金屬線Μ 1及第三金屬線Μ 3亦可以排列成對稱結構， 如正四方形（第5Α圖）、正六方形（第5Β圖）、正八方形（第 5C 圖）。 請參考第6圖’此即本發明電感結構的史密斯分-佈圖 (Sll Smith Chart)。在史密斯分佈圖中，上半圓部分表示 電感特性、下半圓部分表示電容特性。由模.擬結果可知， 本發明的電感結構可在特定頻率内，呈現出電感特性，亦 即：可以作為所要的電感元件。 綜上所述，本發明實施於矽基底的電感結構及製造方 法’其磁力線的方向平行於矽基底，因此基底損耗效應得 以減輕。 另外，本發明實施於矽基底的電感結構及製造方法， 其利用兩層金屬層以達成螺旋結構，且所有金屬層均可以 貢獻於電感元件的電感值提昇。 再者，本發明實施於矽基底的電感結構及製造方法， 其相谷於傳統CMOS製程、且線圈數目（電感值）的增減亦可 以透過金屬線的定義而輕易控制。 雖然本發明已以較佳實施例揭露如上，然其並非用以
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第12頁 535176 五、發明說明（ίο) 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。
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- 535176 — 案號90133035 年々月3卫 六、申請專利範圍 1 · 一種實施於石夕基底的電感結構’包括·· 一矽基底； 複數條並列的第一金屬線，形成於該矽基底的表面； 複數介層插塞，形成於該等第一金屬線的兩端；以及 複數條並列的第三金屬線，形成於該等介層插塞表 面’該等第三金屬線的兩端分別經由該等介層插塞相連至 該等第一金屬線的兩端，使該等第三金屬線與該等第一金 屬線形成一螺旋迴路，藉以得到所要的電感結構。2 ·如申請專利範圍第1項所述實施於矽基底的電感結 構’更包括一第二金屬線，形成於該等第一金屬線及該等 第二金屬線所形成之該螺旋迴路中。 3 ·如申請專利範圍第2項所述實施於矽基底的電感結 構’其中’該等第一金屬線是經由一第一金屬層的定義以 得到。 4 ·如 構，其中 到。 申請專利範圍第2項所述實施於矽基底的電感結得 •如申請專利範圍第2項所述實施於矽基底的電感結 〜其中’該等第三金屬線是經由一第三金屬層的定義 得到。 構，6直^申請f利範圍第2項所述實施於矽基底的電感結 對稱結構1該等第一金屬線及該等第三金屬線的排列為二 7·如申請專利範目第6項所述實施於石夕基底的電感結535176 MM mm^ 六、申請專利範圍 構，其中，該對稱結構是一正四方形。 8其：申=範圍第6項所述實施於石夕基底的電感結 其中，該對稱結構是一正六方形。 9甘=申鮰專利範圍第6項所述實施於矽基底的士 其中，該對稱結構是一正八方形。 饮〜 10· —種電感結構的製造方法，包括： 提供一矽基底； t該矽基底的表面形成複數條並列的第一金屬線； /刀別f該等第一金屬線的兩端形成介層插塞； _等ΐ該ϊ Ϊ:插塞表面形成複數條並列的第三金屬線， i ί ί ΐ ΐ屬的兩端分別經由該等介層插塞相連至該等 …、/ 、&的兩端’使該等第三金屬線與該等第一金屬線 付以形成一螺旋迴路，作為所要的電感結構。 11 ·如申請專利範圍第1 〇項所述電感結構的製造方 法，更包括： 在該等第一金屬線及該等第三金屬線所形成之 迴路中，形成一第二金屬線。 1 2 · 士申明專利範圍第11項所述電感結的製造方 甘 Τ+Γ . -XJu ArJc n ^ ： 構 構 法 法 法 Λ 曰 修正 該嫘旋 A T，該等第一金屬線是定義一第一金屬層以⑼ 13 ·如申晴專利範圍第11項所述電感結構的製造方 /、中 4第一金屬線是定義一第二金屬層以得到 得 到 -π —主/蜀深疋疋義一第二金屬層以枰… 14·如申請專利範圍第u項所述電感結構的製造方 其中，该等第三金屬線是定義一第三金屬層以得^ 15·如申請專利範圍第11項所述電感結構的製造方 第15頁 535176法其中’該等介層插塞的製造方法包括： 在該石夕基底及該等第一金屬線的表面覆蓋一介電層； 餘刻定義該介電層，藉以在該等第一金屬線的頭^兩 端定義接觸窗；以及 €兩 在該等接觸窗内填入導電材料，藉以得到所要的介岸 插塞。 日 ‘v •如申請專利範圍第11項所述電感結構的製造方 r,姓ί中，該等第一金屬線及該等第三金屬線排列成一對 %結構。 J ^ A如申π專利範圍第16項所述電感結構的製造方 其中，該對稱結構是一正四方形。 1 8.如申請專利範圍第1 6項所述電减社m &制、止方 其中，該對稱結構是—/二d、、°構的製造方 诉疋 正六方形。 1 9 ·如申請專利範圍笛 法，其中，該對稱結構是J、所述電感結構的製造方 再疋一正八方形。 1 b 法 法0492-4077TWFl.ptc 第16頁
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