TW521271B - Coupling circuit for preventing gate junction breakdown of flash memory - Google Patents

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Description

521271 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 發明領域 本發明係關於一種保護快閃記憶體之電路，特別是關於一 種預防N Μ〇S型快閃記憶體閘極接面崩潰(junction breakdown) 之耦合電路。 發明背景 目前工業界採用的快閃記憶體可分為PMOS型和NMOS型 兩種。P Μ 0 S型快閃記憶體的主要缺點為抗雜訊的能力較 弱，因此可能導致誤動作。相對地，NMOS型快閃記憶體的 抗雜訊的能力較強，但其閘極接面崩潰電壓卻小於PMOS型 快閃記憶體，因此其閘極接面不能承受過大的電壓。 圖1係習知之NMOS型快閃記憶體的耦合電路10之結構圖。 該耦合電路1 0之前級為一解碼電路（圖未示出），後級為快閃 記憶體單位元件（unit cell)所組成的區塊（圖未示出）。時脈 CLK和CLK — B分別經由第一耦合電容13和第二耦合電容15 電氣連接至第三電晶體14和第四電晶體16。信號ENB_B為解 碼後的結果，且連接至第五電晶體17之閘極。當前級之解碼 電路解碼至該耦合電路1 0所對應之單位元件時，ΕΝB_B為 1，否則為0。一導.通級1 8包含第一電晶體1 1和第二電晶體 12，其沒極連接至一電量泵（charge pump)所輸出的高電壓 HV，其閘極連接至該第五電晶體17之沒極。第一電晶體11之 源級輸出一 VEP高電壓，可作為後級之快閃記憶體單位元件 之電源。當該耦合電路10未被解碼時，ΕΝΒ_Β、0且該第五 電晶體1 7導迹。該結果導致弟一電晶體1 1和弟二電晶體1 2的 閘極（X點）接近0V。相對於汲極之高電壓HV，該第一電晶體
O:\6S\08708.DOC ~ 4 — 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） (請先閱讀背&*之注意事項 本頁) •裝 _ % 線· 521271 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2) 1 1和第二電晶體1 2的汲極和閘極接面將產生一很大的電壓 差，而影響該快閃記憶體的可靠度（reliability)。而若該電壓差 超過該快閃記憶體的崩潰電壓，甚至將打穿（punch through)該 快閃記憶體的第一電晶體1 1和第二電晶體1 2。 鑒於習知技藝存在的問題，本發明提出一新穎的快閃記憶 體耦合電路，以克服上述缺點。 發明之簡要說明 本發明之主要目的係提供一種預防NMOS型快閃記憶體閘 極接面崩潰之1¾合電路。 為了達到上述目的，本發明係在習知之耦合電路之導通級 和高電壓HV之間加入至少一隔離級，使高電壓HV之電壓差 由該耦合電路之導通級和隔離級所共同承受。換言之，即可 降低該導通級所承受之閘極接面電壓差，而降低電晶體被打 穿的機率。·為降低該隔離級在高電壓HV剛啟動時的瞬間電壓 、-差的影響，本發明另以二極體電氣連接至該隔離級之閘極， 該二極體之另一端連接至一較低的電源VD D。因此在高電壓Φ HV剛啟動時的瞬間電壓差將減少一 VDD之值，而使該隔離級 不致受到損壞。 此外，本發明另可在高電壓HV和該隔離級之閘極之間加入 一耦合電容，以降低高電壓ΗV在啟動時的瞬間脈衝。本發明 另可在該隔離級之閘極加入一放電路徑。當高電壓HV被關閉— 時，該放電路徑可開啟而將累積於該隔離級之閘極接面之多 餘電荷釋放出去。 圖式之簡單說明 O:\68\o870S.DOC ~ 5 ~ (請先閱讀背面之注意事 i --- 寫本頁) · 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521271 Α7 Β7 五、發明說明（3) 本發明將依照後附圖式來說明，其中： 圖1係習知之N Μ〇S型快閃記憶體的耦合電路之結構圖； 圖2係本發明之一實施例之Ν Μ〇S型快閃記憶體的耦合電 路之結構圖；及 圖3係圖2結構之時序圖。 11 第一電晶體 13 第一耦合電容 15 第二耦合電容 17 第五電晶體 2 1 第：^電晶體 23 第八電晶體 2 5 第三耦合電容 元件符號說明 10 耦合電路 12 第二電晶體 14 第三電晶體 16 第四電晶體 18 導通級 2 0 耦合電路 2 2 第七電晶體 2 4 二極體 2 6 隔離級 較佳實施例說明 經濟部智慧財產局員工消費合作社印製 (請先閱讀背、面之注意事項mpu本頁) 圖2係本發明之一實施例之ΝΜ Ο S型快閃記憶體的耦合電路 20之結構圖。為了預防如圖1所示之習知技藝在第一電晶體 1 1和第二電晶體1 2 (即導通級1 8 )之閘極和汲極接面產生過大 的電壓降’本發明在弟一和弟二電晶體11和12及南電壓 HV(以下以16V為例）之間另串聯至少一隔離級26。該隔離級-26包含弟六電晶體21和第七電晶體22。該弟7T電晶體21和第 七電晶體2 2之閘極（Y點）另以第三耦合電容2 5連接至高電壓 HV以避免該高電壓ΗV在啟動時的瞬間脈衝。但若該第六電 O:\08\0870S.DOC ~ 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521271 A7 經濟部智慧財產局員工消費合作社印製 _B7_____五、發明說明（4 ) 晶體2 1和第七電晶體22之接面電容（junction capacitance)夠 大，亦可省略該第三耦合電容2 5。二極體2 4 (可利用連接一電 晶體之汲極和閘極）之正端連接至一低電壓VDD(例如為 3.3V) ’負端連接至該第六電晶體21和第七電晶體22之閘 極。因此Y點在高電壓HV未啟始時，其值為VDD減去二極體 2 4的閥值電壓（threshold voltage)，大約為2.8V。當高電壓HV 啟始後，藉由該二極體24，Y點的電壓值將缓缓上升。若第< 一和第二電晶_體11、12及第六和第七電晶體21、22具有相同 之尺寸大小，則Y點電壓值將僅有高電壓HV之一半，約8V。 相對於習知技藝，本發明之第一和第二電晶體11、12之汲極 和閘極之電壓差將小於高電壓ΗV之一半，因此能避免習知技 藝之電晶體被打穿的缺點。本發明另設計一Υ點電壓之放電路 徑，例如加入第八電晶體2 3，其汲極連接至Υ點，其源極連 接至接地端，其閘極連接至一提示高電壓HV已關閉之控制訊 號DIS。當高電壓HV被關閉後，DIS控制訊號將產生一脈波 將第八電晶體2 3導通，因此點Υ之電壓值將經由第八電晶體| 2 3之放電路徑而逐漸下降至2.8 V。 圖3係圖2結構之時序圖。由該時序圖中可發現，當該耦合 電路20所對應之單位元件未被選取時、ΕΝΒ_Β信號為高準 位。此時，高電壓ΗV啟始，而Υ點電壓亦由2.8V逐漸上升至 8 V，以確保第一和第二電晶體1 1、1 2及第六和第七電晶體-2 1、22之汲極和閘極電壓不超過其崩潰電壓。當高電壓ΗV關 閉時，DIS控制訊號產生一個小脈波以導通該第八電晶體 2 3，並作為一放電路徑。 O:\o8\0S70S.DOC ~ 1 - (請先閱讀背面之注意事項 --裝--- Imptlr 本頁) .. •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521271 A7 五、發明說明（5 本發明之技術内容及技術特點p担- 〒”、、占已揭不如上，然而熟悉本項 技術之人士仍可能基於本發明之典-一 月又敎TF及揭不而作種種不背離 本發明精神之替換及修飾。因|，士 & 、 ^ 口此，本發明疋保護範圍應不限於實施例所揭示者，而應包括久綠丁北ν丄 匕括各種不背離本發明之替換及修 飾’並為以下之申请專利範圍所涵蓋。 (請先閱讀t面之注意事 項« 寫本頁) i裝 訂 線 經濟部智慧財產局員工消費合作社印製
O:\68\o870S.DOC 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 521271 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8f、申請專利範圍 1 . 一種預防快閃記憶體閘極接面崩潰之耦合電路，包含一 高電壓Η V、一導通級及一電晶體，其特徵在該高電壓 Η V和導通級之間另加入至少一隔離級，以降低該導通 級之閘極接面電塵差。 2 .如申請專利範圍第1項之電路，其中該隔離級之閘極另 連接至一個二極體，該二極體之另一端連接至一低電 壓。 | 3 .如申請專利範圍第2項之電路，其中該低電壓為Vdd。 4 .如申請專利範圍第1項之電路，其中該隔離級之閘極另 以一耦合電容連接至該高電壓HV。 5 .如申請專利範圍第1項之電路，其中該隔離級之閘極另 連接至一放電路徑；當該高電壓Η V被關閉時，該放電 路徑即被啟始。 6 .如申請專利範圍第5項之電路，其中該放電路徑包含至 少一電晶體。 7 . —種快閃記憶體電路，包含： | 一解碼電路； 至少一耦合電路，包含一高電壓HV輸入、一導通級、 一高電壓V Ε Ρ輸出及一電晶體；當該解碼電路未選擇 該耦合電路時，該高電壓Η V被啟始，其特徵在該高 電壓Η V和導通級之間另加入至少一隔離級，以降低-該導通級之閘極接面電壓差；及 至 > 一單位元件區塊，且以該高電壓V ΕΡ作為電源。 8 ,如申請專利範圍第7項之電路，其中該隔離級之閘極另 —9 — (請先閱讀背面之注意事項
    本頁) 訂： ί線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521271 A8 B8 C8 D8 申請專利範圍 連接至一個二極體，該二極體之另一端連接至一低電 壓。 9 .如申請專利範圍第8項之電路，其中該低電壓為V d d。 1 0 .如申請專利範圍第7項之電路，其中該隔離級之閘極另 以一耦合電容連接至該高電壓HV。 1 1 .如申請專利範圍第7項之電路，其中該隔離級之閘極另 連接至一放電路徑；當該高電壓Η V被關閉時，該放 電路徑即被啟始。 1 2 .如申請專利範圍第1 1項之電路，其中該放電路徑包含 至少一電晶體。 (請先閱讀背面之注·咅？事項
    本頁) -丨線- 經濟部智慧財產局員工消費合作社印製 -10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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