TW520493B - Flash memory cell and method to achieve multiple bits per cell - Google Patents

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Description

520493 五、發明説明（1 ) 本申請案在35 USC 119(e)之下主張由發明人 Danny Shum, Georg Tempel,及 G.C. Ludwig 於 2000 年1月31曰所申請之申請案第60/179234號，命名 爲”快閃記憶體單元及達成每單元多位元之方法以及 單電晶體記憶體單元及從過抹除恢復之方法”之臨時 申請案的優先權。 發明背景 密度係半導體記憶體之製造中的主要考量，因此， 在半導體晶片上儲存資訊之位元中所使用的半導體地 區量會直接地關係到價格，利用尺寸大小降低之過程 定尺寸技術在過去已爲獲·得高密度的主要技術，多準 位單元（MLC)技術已使用爲一種藉增加相結合於記憶 體單元之可行狀態之數目而進一步增加單元密度之方 法，MLC技術使一記憶體單元儲存相對應於比一位 元更多的資訊，因此，來自2N狀態之選擇的四個狀 態可儲存於名單元之中，各狀態相對應於兩位元資料 圖案 00,01,10 或 11。
Stephen N. Keeney 及 Gregory E. Atwood 之命名爲 ”用於快閃式EEP ROMS之低電流程式規劃的結構及 方法”之美國專利第5,5 5 3,020號，以及Steven E. Wells及Kurt B. Robinson之命名爲”用於每單元動態 單一位元至每單元記憶體多位、之定址模式”之美國專 利第5,5 1 5，3 1 7號將結合於此供參考。 快閃記憶體單元已由於其相當低的成本，易於抹除 / 520493 五、發明説明（2 ) 儲存在快閃記憶體陣列中之資訊及其應用於金融卡， 信用卡，及類似物而享受最近商業上之成就，但由半 導體產業所公認爲標準的快閃記憶體單元則尙未出現 ’而存在著實施許多不同架構之許多形式的快閃記億 體’單元之程式規劃，讀取及抹除可大致地描述於下 列架構-NOR(非或閘），AND(及閘），或NAND(非及 閘）之一下，進一步地，快閃記憶體單元之程式規劃 機制包含穿過能量障壁或電子注入於能量障壁上之 Fowler-Nordheim 穿隧。 用於Fowler-Nordheim單元之陣列抹除機制可包含 浮動閘極至通道，浮動閘極至汲極或浮動閘極至源極 以當作來自該浮動閘極之電荷淸除路徑，浮動閘極至 汲極或源極路徑可由破壞位於該浮動閘極交疊與該汲 極/源極區之間的隧道氧化物區而証明有害於單元之 操作，另一方面，該隧道氧化物亦可透過習知 Fowler-Nordheim快閃單元之程式規劃機制（例如程式 規劃邏輯1或邏輯0於浮動閘極之上）予以破壞，該 等程式規劃機制可包含浮動閘極與汲極間或替換性地 浮動閘極與源極間之電荷載子路徑，然而，習知單元 並未包含涉及通道與浮動閘極間之路徑的程式規劃操 作/從限制由於在整個隧道氧化物區上之電場再分佈 效應之隧道氧化物劣化之觀點來看，此一操作將爲可 企望的。到目前爲止，尙未存在有允許均勻之通道程 式規劃的快閃記憶體單元。 -4- 520493 五、發明説明（3 ) 圖式簡單說明 第1圖描繪根據本發明快閃記憶體單元之部分示意 /部分橫剖面視圖； 弟2圖描繪漸增之臨限電壓v t相對漸增之程式規 劃/抹除循環數目（#循環）之圖示/圖形； 弟3圖描繪用於單一電晶體（it)多準位單元之漸增 的臨限電壓V t相對漸增之程式規劃/抹除循環數目 之圖示/圖形；以及 第4圖係方塊圖，顯示連接於^個（其中n爲正整 數）感測放大器50以用於確定各相結合狀態之二進 位準位（邏輯0或邏輯1 )之記憶體單元4 8。 參考符號將使進展地轉用。 發明詳細說明 根據一種利用均勻電位於隧道氧化物上之方法來程 式規劃之快閃記憶體具有許多優點，尤其多準位單元 應用。爲了解說此程式規劃方法，其說明將參照單一 準位單元。 第1圖描繪根據本發明快閃記憶體單元之部分示意 /部分橫剖面視圖，此單元可根據結合三重阱構成與 雙閘極技術予以建構，此三重阱包含第一阱區（此處 標示爲Ρ阱），第二阱區（此處標示爲η阱）以及第三 阱或基板區（此處標示爲Ρ基板）。導電型（例如η型 或Ρ型）將根據製造用於該單元之場效電晶體而改變 ，上述導電型相對應於η通道元件，該等命名之相反 520493 五、發明説明（4 ) 導電型將使用於P通道元件，汲極區2 7及源極區3 3 分別地作用爲大致地由參考符號2 6所示之浮動閘極 結構之汲極區及源極區。 程式規劃： 爲程式規劃一諸如單元2 6之單元’相結合之位元 線撥轉爲低（典型地-3伏特）而相結合之字元線則強力 地撥轉爲高，共用相同於選擇單元之字元線的未選擇 單元會遭受熟知爲閘極擾動之現象，其中未選擇單元 可不經意地程式規劃，然而，具有相反極性之全電壓 擺動於選擇之位元線與未選擇之位元線間會適當地使 得此情勢較少，用於此應用之選擇字元線之典型強的 高電壓大約1 2至1 3伏特，記憶體陣列之選擇閘極 (SG)保持於典型-3伏特之低準位處，未選擇位元線 維持在例如3至4伏特之高準位處，電晶體2 2之p 阱區之偏壓VP w保持在低電壓處（例如-3伏特），而 用於選擇電晶體22之源極電壓Vs則保持浮動，相 結合於諸如單元26之BL〇之選擇單元的位元線之未 選擇單元會遭受到熟知爲汲極擾動之現象，其中該等 未選擇單元之一將程式規劃，然而，用於程式規劃之 大致所要求之強的程式規劃電壓（亦即，1 2伏特）會 適當地使得肤情勢較少。有關於程式規劃，空乏模式 電晶體會藉透過Fowler-Nordheim機制穿隧在箭頭 35方向中到浮動閘極30之載子（參閱第1圖）而關閉 (停止程式規劃或使儲存邏輯低準位電壓）。應注意的 -6- 520493 五、發明説明（5 ) 是，透過閘極氧化物33之穿隧會發生自通道區至浮 動閘極而非從汲極或源極區至浮動閘極，此特定之隧 道機制將協助防止如上述有關習知技術元件之隧道氧 化物的破壞。上述電壓特徵應用於η通道電晶體，而 相反的電壓準位（例如低取代高電壓準位）則應用於ρ 通道電晶體。 抹除： 參閱第1及2圖，爲抹除諸如單元26之單元，當 選擇電晶體2 2之源極偏壓爲V s時，相結合之位元 線保持高（例如3伏特）；選擇電晶體22之閘極34係 伴隨Ρ阱之偏壓V ρ 一例如3伏特）而撥轉爲高（例如 在電路供應電壓上之3伏特）；未選擇單元之控制閘 極28撥轉爲低（電路供應電壓）；選擇單元26之控制 閘極2 8係撥轉爲強的低準位，例如-1 2至-1 4伏特； VP w則維持於高準位（例如3伏特），將會發生其中未 選擇單元抹除之熟知爲抹除擾動之現象，然而，由於 使用相當強的負電壓（例如-1 2伏特）來抹除一單元， 此可能性較少。 讀取= 參閱第1圖，爲了讀取所選擇之記憶體單元22之 內容，在單元28內之電晶體22的選擇閘極34伴隨 著選擇單元26之相結合的位元線BL。（例如1.5伏 特）而撥轉爲高（例如該電路供應電壓）；未選擇位元線 偏壓爲低（例如電路接地）；類似於電壓V P⑽，ρ阱之 -7- 520493 五、發明説明（6 ) 電壓偏壓爲低（於電路接地）；V s亦維持爲低（亦即， 電路接地）；未選擇位元線之選擇閘極3 4拉至低電壓 ;在讀取操作期間，控制閘極2 8拉至低電壓（例如電 路接地）。位元線擾動可沿著相結合於B L〇之單元發 生’此外，閘極擾動可沿著相結合於具有相同於選擇單 元之選擇閘極線之單元的單元而發生，在有關閘極擾 動之前者例子中之電路供應電壓的使用與有關後者例 子中所使用之低電壓會使該等情勢不可能。 下文之圖將槪括上述單元之設想情況：須注意的是 ，選擇線係可操作以承載能開啓或關閉電晶體22之 電壓，藉此來選擇一單元。 程式規劃 電晶體 狀態 位元線 BL0(伏特） Vs(伏特） VP(阱） (伏特） 控制閘極 28(伏特） 選擇電晶 體閘極34 (伏特） .—一 選擇單元 電晶體22 關閉 -3 浮動 -3 + 12 至+13 -3 ---—1 未選擇單 元（可行 之不可能 的閘極擾 動） 電晶體22 關閉 +3 至+4 浮動 -3 +12 至+13 3 —----- 未選擇單 元（可行 之不可能 的位元線 擾動） 電晶體22 關閉 -3 浮動 -3 0至-3 -3 -------- 520493 五、發明説明（7 ) 抹除 電晶體 狀態 位元線 BL〇(伏特） Vs(伏特） VP(阱） (伏特） 控制閘極 28(伏特） 選擇電晶 體閘極34 (伏特） 選擇單元 電晶體22 開啓 +3 +3 +3 -12 至-14 供應電壓 +3 未選擇單 元（可行 之不可能 的閘極擾 動） 電晶體22 開啓 +3 +3 +3 〇至+3 供應電壓 +3 讀取 電晶體 狀態 位元線 BL〇(伏特） Vs(伏特） Vp(阱） (伏特） 控制閘極 28(伏特） 選擇電晶 體閘極34 (伏特） 選擇單元 電晶體22 開啓 + 1.5 0 0 0 電路供應 未選擇單 元（可行 之不可能 的閘極擾 動） 電晶體22 關閉 0 0 0 0 電路供應 未選擇單 元（可行 之不可能 的位元線 擾動） 電晶體22 關閉 + 1.5 0 0 0 0 阱之好處： 本發明之主要優點係藉三重阱結構而提供，就典型 地在此技術中之70%單元耦合中，有關12至13伏特 於控制閘極上以及-3伏特於該p阱上（VP = -3伏特）之 上述程式規劃之偏壓設計將產生大約1 1伏特於第1 -9- 520493 五、發明説明（8 ) 圖中所示之100埃（A)隧道氧化物33之上，具有12 伏特於控制閘極上而無負偏壓基板（例如在地區3 3之 零伏特的基板電壓）之結構（例如非三重阱結構）將僅 產生8·4伏特於第1圖之隧道氧化物33之上，顯示 出且係熟知地，電子穿隧係電容器陰極電場之極靈敏的 函數且該電子穿隧需要至少107伏特/公分之陰極電 場Ek = Vtx/Ttx(其中Ttx爲隧道介電質厚度以及Vtx爲 橫跨此介電質厚度，例如隧道氧化物3 3之電壓降落） 。橫跨第1圖之1 〇〇埃隧道氧化物3 3的1 1伏特將提 供Ek=l.lxl07伏特/公分；相對地，橫跨上述實例中 之非三重阱結構之隧道氧化物的8.4伏特會提供 Ek = 0.84xl07伏特/公分；此Ekf足以造成穿隧，所 以此處展現了三重阱結構之優點。 該三重阱結構之另一主要優點係允許該記憶體單元 之定尺寸，在單元大小之減少中可包含伴隨降低之偏 壓而無關供應電壓。無三重阱之結構係不利的，其中 定尺寸會受限於供應電壓，因爲需要某一最小的供應 電壓以用於例如感測放大器等之週邊電路的適用功能 ，上述三重阱之優點附加於可防止如上述之隧道氧化 物破壞之隧道機制之有利效應之中。 當應用上述程式規劃之觀念於多準位單元（MLC)時 ，可利用相同產生之技術來達成高密度之記憶體陣列 ’習知達成MLC之方法主要依賴諸如源極側熱電子 程式規劃之注入程式規劃，然而，此程式規劃之方法 -10- 520493 五'發明説明（9 )
並不適用於例如行動電話等之低功率手提式應用，故 習知低功率之穿隧方法會造成寬的v t (臨限電壓）分 佈以及由於電洞捕捉之vt在時間上的偏移，此可導 致大的內部讀取電壓來補償寬的vt窗中而依序地會 造成資料維持的問題。根據本發明之程式規劃方法將 使用均勻的電位於隧道氧化物之上。參閱第1圖，此 電位延伸於p阱與控制閘極2 8之間，在記憶體陣列 上之恆常的電場係藉此程式規劃之方法而達成的，主 要優點係緊密的Vt分佈以及在程式規劃/抹除循環上 極穩定之V t偏移，例如實驗結果指出，在1 〇萬個程 式規劃/抹除循環之後僅偏移約1 〇 〇毫伏。此程式規 劃方法亦允許具有每單元超過兩位元之多準位單元。
第2圖描繪漸增之臨限電壓Vt相對漸增之程式規 劃/抹除循環之數目（#循環）的圖示/圖形，SA指示 感測放大器，一感測放大器（S A)係指示用於各臨限電 壓分佈，二進位數目00至1 1指示具有η位元之2n 狀態的多準位單元，用於第2圖中所示者，n等於2 。進一步地，第2圖有關兩個電晶體（2 Τ)記憶體單元 ’如圖示地，一狀態（其係顯示例如爲1 1 )係相結合 於負臨限電壓，用於讀取操作之中間的但升高的內部 電壓足以供2Τ單元之讀取操作用，因此，參閱第i 圖，例如4 · 5伏特之升高値施加於選擇閘極3 4。 第3圖描繪用於單一電晶體（1T)多準位單元之漸增 的臨限電壓Vt相對漸增之程式規劃/抹除循環數目 -11- 520493 五、發明説明（1G ) 之圖示/圖形。相較於上述2T例，需較高之字元線 升高電壓以用於讀取操作於此單元，充分升高之値例 如爲6伏特’由於較高之內部讀取電壓，故在循環後 之資料維持並未如2 T例之良好。 第4圖係方塊圖，顯示連接於η個（其中η爲正整 數）感測放大器50以用於確定各相結合狀態之二進位 準位（邏輯〇或邏輯1)之記憶體單元48。有η個感測 放大器供各狀態用，因此，能儲存2η狀態之多準位 單元將具有η個感測放大器，各感測放大器能隨著第 2及3圖中所示之既定Vt分佈來區分既定之二進位 準位於電壓之範圍內，感測放大器5 0連接於邏輯電 路5 2，該邏輯電路5 2輸出相對應於記憶體單元4 8 中所儲存之準位的多工結果，該記憶體單元48可包 含1T或2T記憶體單元。 雖然本發明已參照較佳實施例及若干所述之替換例 詳細地說明於本文中，但將瞭解的是，此說明僅利用 實例而非以限制之觀點來加以解讀’進一步將理解的 是，在本發明實施例及本發明另外實施例之細節中的 許多改變將明顯於以及將由一般熟習於本項技術者在 參閱此說明時予以完成，所以應認爲所有此等改變及 另外之實施例將涵蓋於附錄申請專利範圍中之本發明 的精神及真正範疇之內。 參考符號說明 1T · • •單電晶體 -12- 520493 五、發明説明（11 ) 2T.....雙電晶體 22.....選擇電晶體 26.....浮動閘極結構 2 7.....汲極區 28.....控制閘極 30.....浮動閘極
33 .....隧道氧化物 34 .....選擇閘極 35 .....箭頭 48.....記憶體單元 5 0.....感測放大器 5 2.....邏輯電路 B L 〇.....位兀線 MLC.....多準位單元 SA.....感測放大器
SG.....選擇閘極
Ttx.....隧道介電質厚度
Vt.....臨限電壓
Vtx.....電壓降 -13-

Claims (1)

  1. 520493 六、申請專利範圍 1. 一種快閃記憶體單元，包含： 複數個多準位單元，各該單元含一浮動閘極，一通 道及隧道氧化物，其中各該單元能根據一利用實質地 存在於該隧道氧化物與該浮動閘極間之實質均勻之 電位的方法予以程式規劃。 2·如申請專利範圍第1項之快閃記憶體單元，其中各該 多準位單元爲單電晶體記憶體單元。 3 ·如申請專利範圍第2項之快閃記億體單元，其中各該 多準位單元爲雙電晶體記憶體單元。 4·如申請專利範圍第1項之快閃記憶體單元，其中各該 多準位單元能儲存2n個狀態，其中n係大於或等於2 之整數。
    -14-
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