TW518725B - Virtual ground flash memory - Google Patents
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Description
518725 五、發明說明（1) ----- ---- 匕本發明係有關於一種快閃記憶體，特別是有關於一種 虛擬接地架構的快閃記憶體。 ^著數位相機與掌上型個人電腦的引入與快速的增 加^有小尺寸且可作為攜帶型大容量儲存器的高密度快 閃=憶體已被廣泛的注意。對電子使用消費者而言，快閃 a fe、體最重要的關鍵在於可藉由減少記憶胞的尺寸來降低 位元成本的花費。為了減少記憶胞的尺寸，資料線行距 (Data Line Pi tch)須如同閘極長度般的被減少。浮置閘 尺寸減少的結果會使快閃記憶胞的尺度進一步縮小，這對 於在堆疊閘極快閃記憶體中的浮置閘與控制閘間之耦合率 有不利的影響。因此，在半導體製造工業中，達到高閘極 搞合率且同時使快閃記憶胞尺度可進一步縮小的目標變得 更加具有挑戰性。 弟1圖係表示習知的堆疊閘（s t a c k e d g a t e )非揮發性 記憶體之結構剖面圖。在此圖中，丨表示一 p型基底；2表 示形成於上述基底上之一穿隧介電層（tunnel ing dielectric) ’ 一般為一 Si 02層，但也可能為擇自si 〇N，
Si^N4 ’ Hf〇2 ’ Zr〇2中之一者，3表不形成於上述穿隨介電層 上之一浮置閘（floating gate,簡稱FG)，一般為一摻雜 多晶矽（doped polysilicon)層；4表示形成於上述浮置閘 上之一介電層，一般為一 0N0層，但也可能為擇自si〇2， SiON，Si3N4，Hf 02，Zr02中之一者；5表示形成於上述介電 層上之一控制閘（control gate，簡稱CG)，控制閘5上依 據需求可形成一覆蓋的介電層6。該堆疊閘結構的側壁有
0389-7146TWF;IDF200109288;P900485;robert.ptd 第4頁 518725 五、發明說明（2) 一間隙壁（spacer)，一般為4各a 間結構的一侧有一n型摻雜的源極發或氮化石夕的組成。堆疊 則有一N型摻雜的汲極9。在 ，堆疊閘結構另一側 種結構可以源極8，汲極9，除（erase)動作時，此 隨的機制（t_ling)，將儲^在基底1之一，利用電子穿 出。 兩降在子置閘3内的電子排 為了提高快閃記憶陣列之籍 虛擬接地架構的快閃記憶體、2、又’傳統技術提供一種 快閃記憶體的電路結構圖。如圖_係顯不虛擬接地架構 閃記憶體中，相鄰的記憶單元’虛擬接地架構的快 之摻雜區，藉由位元蝮觸I^ /原極以及汲極是共用相同 盆導ii # i Φ s線動電路20選取特定之開關22以將 八V通，並由電源供應裝置24 準電壓至特定記憶單元，以卜：：應冋位準電壓或低位 或是汲極。藉此設計，即可;時此摻雜區是作為源極 寸。 偁所佔之面積，有效減少記憶陣列之尺 Η = 專統虛擬接地架構的快閃記憶體之剖面 圖。Ρ型基底30中具有Ν型摻雜區31人、31Β ，⑽〜322係由堆疊之穿隨介電綱、浮置：閘 "電層32C、控制閘32D所構成，並形成於ρ型基細之表 面，，上述閘極結構320〜322之位置分別如下：閘極結 320係位於Ν型摻雜區3^與3”之間；閘極結 3==，之間；而心—係位於Ν型二 0389-7146TWF;IDF200109288;P900485;robert.ptd 第5頁 518725
有鑑於此，為了 提供一種虛擬接地架 解決上述問題，本發 構的快閃記憶體，其 或汲極之摻雜區僅有一侧以斜向離子佈植 口袋摻雜區（pocket 道效應，藉以減少漏 汲極源極耦合比，故 雜區（pocket)。此 (1 ) ·改善短通 (2 ) ·因為降低 合比。 明主要目的在於 基底中作為源極 製程形成口袋摻 )之作用如下： 電流。 能夠提高閘極耦 (3 )·相較於傳統技術中，於閘極結構兩側形成對 摻雜區之傳統虛擬接地架構的快閃記憶體而言，能夠辦 讀取電流，提高資料讀取效率。 曰ϋ 為獲致上述之目的，本發明提出一種虛擬接地架構 ，閃記憶體，包括一第一型基底；形成於第一型基底之二 第二型摻雜區；分別包含穿隧介電層、浮置閘、介電層、 控制閘，且形成於第一型基底之表面，並位於第二型摻雜 區之間之一堆疊閘極結構；一僅位於第二型摻雜區之一側 與第一型基底交界處之第一型離子植入區；二耦接於第二 型摻雜區，用以選擇供應既定電位以及接地電位至第二型
0389-7146TWF;IDF200109288;P900485;robert.ptd
ΐδ/25 五、發明說明（4) 捧雜區之切換開關。 圖式之簡單說明： ^本發明之上述目的、特徵和優點能更明顯易懂， 下·、牛一較佳實施例，並配合所附圖式，作詳細說明如 圖示說明： ^ 弟1圖係表示習知的堆疊閘（s t a c k e d g a t e)非揮發性 圮憶體之結構剖面圖； 第2圖係顯示虛擬接地架構快閃記憶體的電路結構 圖； 第3圖係顯示傳統虛擬接地架構的快閃記憶體之剖面 圖；以及 第4圖係顯示根據本.發明實施例所述之虛擬接地架構 的快閃記憶體之剖面圖。 符號說明： 1、 30、40〜P型基底 2、 32A、42A〜穿隧介電層 3、 3 2 B、4 2 B〜浮置閘 4、 6、32、42C、42E 〜介電層 5、 3 2 D、4 2 D〜控制閘 8〜源極 9〜汲極 2 0〜位元線驅動電路 22〜開關 第7頁 0389-7146TWF;IDF200109288;P900485;robe r t.p t d 518725
五、發明說明（5) 24〜電源供應裝置 31A、31B、31C、31D 〜N 型摻雜區 3 2 0〜3 2 2閘極結構 3 4〜口袋摻雜區 4 2 F〜間隙壁 4 1〜N型摻雜區 44〜P型離子植入區 實施例： 第4圖係顯示根據本發明實施例所述之虛擬接地架構 的快閃記憶體之剖面圖。在此圖中，40表示p型基底；' 42八 表示形成於上述基底4〇上之一穿隧介電層（tunnel ing dielectric)，一般為一 si 〇2層，但也可能為擇自Si⑽，
SiA，Hf 〇2，Zr〇2中之一者；42B表示形成於上述穿隨介 層42A上之一浮置閘（fi〇ating gate,簡稱FG)，一般為二 摻雜多晶石夕（doped p〇lySilicon)層；42C表示形成於: 浮置閘42B上之一介電層，一般為一〇N〇層，但也可二 自 Si02，SiON，Si3N4，Hf〇2，Zr〇2 中之一者；42D 表示 於上述介電層42C上之一控制閘（c〇ntr〇1 gate， 小成 CG)，控制閘42D上依據需求可形成一覆蓋的介電層 該堆疊閘結構42的侧壁有一間隙壁42F(spacer)，_ ^。 氧化矽或氮化矽的組成。堆叠閘結構42的兩侧有心^ 區41。在進行抹除（erase)動 ψ鍤έ士搂叮 多雜 子穿隨的機制（tunneling) 子排出 ’將儲除在浮置閘42B内的t _ ^ 一，·，、,,‘··/ . … 日守’此種結構可以利用電
518725 五、發明說明（6) 上述N型摻雜區4 1之一側盥p帮其 P剞雜；始λ广η ” ^基底40之交界處，具有 尸型離子植入區44，在本發明中，p型 =…负 N型捧雜卩41夕口口 y , _ 離子植入區44僅位於 紅41之早一侧，有別於傳統技術於 侧皆以離子佈植製程形成p〇cket。 払雜£41兩 上述P型離子植入區44之形成方式可 (bf2 )離子以20KeV〜200K v範日由乂 —齓化硼 . n , 1Q ? MW犯圍之能量，而摻雜劑量範 圍為 0· 5el3cm 〜lei4cnr2 ，以 10。〜Μ。 ^ 〜45 °範圍之角度執行斜角 ;或可藉由以銦（I n )離子 ，而摻雜劑量範圍為〇, 5el3 範圍之角度執行斜角植入至 =角植入至上述Ρ型離子植入區44 ;或可藉由以领（β 子二eV〜50KeV範圍之能量，而摻雜劑量範圍為（ U.5el3cm2 〜lel4cnr2，以 1〇。 植入至上述P型離子植入區44 以20KeV〜200KeV範圍之能量 cm-2 〜lel4cm_2，以 1〇。〜45。 上述P型離子植入區44。 #參閱第2圖，上述N型摻雜區41係電性連接至開關22， 猎由位7L線驅動電路20選取特定之開關22以將其導通， =電源，應裝置24選擇供應高位準電壓或低位準電壓至特 ^記憶單元，以決^此時此摻雜區是作為源極或是沒極。 藉此設計，即可大幅減少記憶陣列中源/汲極的數目以及 隔離結構所佔之面積，有效減少記憶陣列之尺寸。 根據本發明實施例，於虛擬接地架構的快閃記憶體 中，其基底中作為源極或汲極之摻雜區僅有一側以斜向離 子佈植製私形成口袋摻雜區（p〇cket )。此口袋摻雜區 (pocket )之作用如下： 0389-7146TWF;IDF200109288;P900485;robert.ptd 第9頁 518725 五、發明說明（7) (1 )·改善短通道效應，藉以減少漏電流。 (2 ).因為降低汲極源極耦合比，故能夠提高閘極耦 合比。 (3 ).相較於傳統技術中，於閘極結構兩側形成對稱 摻雜區之傳統虛擬接地架構的快閃記憶體而言，能夠增加 讀取電流，提高資料讀取效率。 本發明雖以較佳實施例揭露如上，然其並非用以限定 本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍内，當可做些許的更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
0389-7146TWF;IDF200109288;P900485;robert.ptd 第10頁
Claims (1)
- 甲睛專利範圍 1;種地架構的快閃記憶體，包括： 第一型摻雜區，形成於上述第— 一堆疊閘極結構，形成於上 i基底， 位於上述第二型摻雜區之間；、 <第—型基底之表面，ϋ 一第一型離子植入區，僅位 侧與上述第—型基底之交界處；2^迷弟二型推雜區之一 二切換開關，耦接於上述第-應-既定電位以及一接地電位雜區1以選擇供 2·如申請專利範圍第！項 "第—型摻雜區。 記憶體，上述堆㈣極之虛擬接地架構的快閃 置閘、一第—介電声、、、、α構匕括—穿隧介電層、一浮 q Έ m 以及一控制閘。 d ·如申鮰專利範圍第1 記憶體，其中上述第一型不斤述之虛擬接地架構的快閃 化硼（BF2 )離子。 子植入區所摻雜之雜質為二氟 4·如申請專利範圍第3項 記憶體，其中上述二氟化、斤述之虛擬接地架構的快閃 之能量，而摻雜劑量範圍 子係以20KeV〜2〇〇KeV範圍 。〜仏。…角度執〜1咖，以Π 區。 〃角植入至上述第一型離子植入 5 ·如申請專利範圍第丨 記憶體，其中上述第一型、斤述之虛擬接地架構的快閃 (Β )離子。 子植入區所摻雜之雜質為硼 6 ·如申請專利範圍第 、所述之虛擬接地架構的快閃 /、、申請專利範圍 記憶體，A申μ、+、 而摻雜劑量ίΐΪη子係以5KeV〜5〇KeV範圍之能量’ 圍之角声勃/-缸ί〇. 5el3cnr2〜1 el4cnf2，以10。〜45。範 7 ^仃斜角植入至上述第一型離子植入區。 記憶體，Vt Τ ΐ ί圍第1項所述之虛擬接地架構的快閃 (In)離述弟一型離子植入區所摻雜之雜質為銦 記憶體如：C1圍第7項所述之虛擬接地架構的快閃 量，而摻雜以=子:系以繼〜2嶋範圍之能 。範圍之角产執疒钻^ .5el3cm2〜1el4cnr2，以U。〜45 9·如；ί = ί角植入至上述第-型離子植入區。 記憶體，^上述=,1項所述之虛擬接地架構的快閃 1 η \迷堆豐閑極結構之侧壁具有一間隙辟。 .申请專利範圍第9項所述之卢撼接从Λ 土 ;憶體’…述間隙壁之材質為==， -. VAVLV/i! ： r" *"" ^ ^ - 12如由&垂^閘更包括一第二介電層。 ,,,^ V；^V-7t2 ； ：; ： f ^ , (ΟΝΟ )層。 曰為乳化物—氮化物-氧化物 記憶：如其V?述？_圍介第電2;:;之虛擬接地架構的快閃 Hf〇2、Zr〇2及至少一者電層係選自叫、_、Sl3N4、 如申請專利範圍第2項所述之虛擬接地架構 518725 六、申請專利範圍 記憶體，其中上述穿隧介電層係選自s i 02、S i ON、S i3 N4、 H f 02、及Z r 02至少一者。 1 5 .如申請專利範圍第2項所述之虛擬接地架構的快閃 記憶體，其中上述浮置閘唯一摻雜多晶矽層。 1 6.如申請專利範圍第1項所述之虛擬接地架構的快閃 記憶體，其中上述第一型離子植入區為口袋摻雜區。0389-7146TWF;IDF200109288;P900485;robert.ptd 第13頁
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