TW498345B - High performance CMOS word-line driver - Google Patents

Description

498345 A7 —__ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（，） 發明領域 本發明之領域係DRAM電路之領域，特別是用於驅動在負字 元線組態中作動一 DRAM單元之信號之電路。 發明背景 負字元線技術，其中在DRAM單元中之傳送電晶體之閘極係 維持在低於接地（Vss)之偏壓電壓，通常係藉由減少通過傳送 電晶體之漏電而增加保持時間（retention time)。 當完成這個時，在字元線驅動器電路之電壓擺動增加，現在有 比在低偏壓電壓爲接地之情況下，更大之電壓擺動（從Vxx至 激升驅動電壓Vpp),且有更大的電壓應力在驅動電路之裝置上， 因此減少可靠度。 過去的技術用來解決此問題的方法，包括藉由在驅動輸出級 串聯置放一緩衝器nfet，藉由增加在驅動器pfet中閘極氧化物 之厚度，及藉由增加在裝置上之通道長度，這些方法會增加電 路的費用。 在 IEEE Journal of Solid State Circuits，Vol23，No. 1， February 1 988 中之 ”Offset Word-Line Architecture for Scaling DRAMs to the Gigabit Level”所示之實例中，作者提出一接地 (非負）字元線的計畫，其中字元線驅動器包括高臨界Pfet及一 低臨界nfet。結果爲通過選取字元線之漏電電流減少，但在所 有非選取字元線上之漏電電流增加，使得在備用期間所有自電 路來之漏電爲無法接受地高。 發明槪述 本發明關於一種具有高於一般之漏電輸出階段之記憶體陣 請 先 閱 讀 背 之 注 意 項 再 填

訂 、線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498345 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（>) 列之字元線驅動器電路（及供應字元線電壓及選擇字元線驅動 電路之相關電路），記憶體陣列以一減少之電壓擺動由解碼器 電路驅動，並具有含有一減少之電壓擺動之電源供應電壓。受 到電壓應力之電晶體數減少而電路之面積亦減少。根據本發明 來操作一驅動器之作動電源由於減少之電壓擺動亦減少。 本發明之一特徵係使用具有較一般爲高之臨界之pfet之反 相器，使得在曝露於字元線高電壓之未選取驅動器組中之漏電 電流減少。 本發明之另一特徵係用於減少避免熱載子問題之緩衝器 nfet數目，藉以節省空間。 圖式之簡單說明 第1圖顯示根據本發明之字元線驅動器，及相關之輔助電路。 第2圖顯示一電壓供應選擇器電路，用於供應字元線電壓至 所選擇的字元線驅動器。 第3圖顯示一群組解碼器電路，用於在η群組之一中選擇m 個驅動器。 第4圖顯示在DRAM陣列中驅動電路之一區塊之組態。 較佳實施例之說明 參考第4圖，顯示在DRAM陣列中之一區塊之一組字元線驅 動器電路。範例顯示四個驅動器之1024群組，但亦可有其他的 組合。每一個驅動器電路由反相器之符號代表，而將於下顯示， 亦具有一額外之電晶體以恢復靜態組態至字元線。在圖頂，有 四個電壓供應節點420-1至420-4,藉由對應之電壓供應選擇電 路，爲維持在靜態狀態中之線保持在0.7V，而爲作動線保持在 (請先閱讀背面之注咅？事項再填¾ 頁 •訂 _ · -丨線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498345 經濟部智慧財產局員工消費合作社印剩衣 A7 ___B7_五、發明說明（々） 一字元線高電壓2.8 V。2.8 V係激升高於標準電路高電壓2.0V 以提供在單元電晶體上之較佳驅動。這是一個一般之配置，且 產生激升電壓之輔助電路亦爲熟悉此技藝之人士所熟知。特定 的電壓値爲不重要且將隨形狀之縮小及陣列傳送裝置之臨界 電壓之降低而減小。 在圖之左邊，一組群組閘極節點410-1至410-1024係由一列 解碼器電路所驅動。在靜態狀態中，這些節點皆在電路高電壓， 而所選擇之群組節點係降低至接地（或，有時，至負字元線低電 壓，例如-0.5 V)。因此，1 024驅動器係曝露至高驅動器電壓，其中 祇有被選擇者開啓。所有電路在作動狀態會有DC漏電，而本 發明之一顯著益處係曝露於高電壓下之1023個驅動器之漏電 之減少。本發明之另一優點係減少之作動電能，即使是驅動電 路係建構成使得被選擇電路較傳統方式更爲漏電之情況下亦 然。 參考第1圖，顯示選擇之驅動電路，由標號300示之，在右下 方。pfet3 10，一高臨界（-1.2V)裝置，係連接到線供應25 0,其由電 壓供應選擇電路（字元線選擇器）200所驅動。pfet3 1 0與nfet320 串聯，nfet320在此實施例中爲一標準nfet，連接於字元線 430-la及終端325上之負低偏壓電壓（-0.5 V)，使得字元線電壓 擺動係介於-0.5V及2.8V。由恢復電路340驅動之恢復電晶體 3 30打開介於終端325及字元線430 1 -a間之路徑以恢復字元 線上之靜態狀態。電晶體3 1 0及320之閘極係連接到節點3 1 5, 其回應群組解碼電路100之群組選擇信號在接地及電路高電 壓2V之間切換。當選擇時，電晶體310會導通，但是電晶體320 請 先 閱 讀 背 之 注 意 事 項 再 填

叮 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498345 A7 R7 五、發明說明（4 ) 會有0.5V之値，接近標準臨界0.66V，並且會通過可承受之漏電 電流。 一具有0.25// m規範之被選擇之驅動器漏電電流被模擬並 被計算爲1.38// A，2倍於具有傳統閘極電壓之相同驅動器之 漏電電流，傳統閘極電壓（在負字元線組態）爲-0.5 V。在不同驅 動器中之pfet3 1 0之總漏電係示於表1。第一列顯示驅動器之 線250之電壓。第二列顯示閘極節點315之電壓。所有的pfet 具有-1.2V之臨界及-0.5V之汲極電壓（在字元線430-K)。在連 接至線420-b至420-c(3 X 1 023)之未被選取之驅動器中，所有的 漏電電流爲0.5 1 /z A。曝露至在線420-a上之字元線高電壓之 1023pfet之漏電爲0.15// A，而總成動電流漏電爲2.04// A。（在 線43 0-la至43 Ο-lc上之驅動器中之nfet之漏電是微不足道的， 而在驅動器300中之nfet之漏電成爲剩餘者。）因爲在作動期 間之總晶片電流爲毫安培，可輕易接受此漏電流量。 表1 V250 0.7V 2.8V 0.7V V315 2V 2V ον # 3x1023 1x1023 3 I漏電 0·51μΑ 1 0·15μΑ ΟμΑ 再次參考第1圖，顯示輔助電流。字元線控制器2 0，一未顯示 細節之傳統電路，解碼位址資訊並打開字元線選擇器200以傳 送線250上之字元線供應電壓至字元線驅動器之被選擇組（例 如第4圖中之線42Ο-a)。顯示此驅動器電路（電路300驅動第 4圖中之43 0- 1 a)，短棒252顯示1 023字元線驅動器亦接收電 壓。所有的電壓供應電路包括在第4圖中之供應線420-b，420-c 本紙張尺度適用中國國家標準（CN^A4規格Ο10 X 2犯公釐） (請先閱讀背面之注意事項再填頁) :訂· 經濟部智慧財產局員工消費合作社印製 498345 A7 B7 經濟部智慧財產局員工消費合作社印製

五、發明說明（Γ ) 及42 0-d之三個額外電路20 0。電路20及200接收在線25上 標準高電壓（2 V)。祇有電路200之最後階段曝露至在線205 上之激升字元線驅動器電壓VPP。在圖底，區塊選擇電路10,未 示細節之傳統電路，在線12上之輸入信號上作業以選擇特定 區塊並作動列解碼器1 00,其驅動四個驅動器之所選擇群組之 閘極。在所選擇之群組之其他三個驅動器會藉由連接到短棒 3 17而閘極控，且未示於第1圖。線15係電壓供應線，負載晶片 之內部供應電壓（例如2.0V)至電路10及100。 參考第2圖，電路200,通常稱爲字元線選擇器，顯示一傳統邏 輯配置，其中三輸入NAND閘極回應字元線關閉，字元線開啓信 號及選擇此一特定電路之標爲X之位址信號。當電路被作動 及選取時，字元線開啓及X爲”高”，而字元線關閉爲”低”。這會 將NAND閘極之輸出節點至接地。結果，”高”狀態會藉由反相 器224及222形成之閂鎖儲存在節點207中。在節點201上之 對應”低”狀態會提供激升”高”位準VPP(例如2.8V)—路徑，從 終端205經過輸出階段至線250。輸出階段包含一拉高Pfet202, 一緩衝nfet204及拉低nfet206。激升高輸出電壓VPP係自一傳 統電荷泵供應。這個電壓會供應至在第1圖中之線25 0及252, 及第4圖中之1 024個群組之四條線之一（420-i)。又，在節點207 中儲存之”高”狀態會反作動恢復電路340,如第1圖所描述，其 包含第一拉高pfet208,第二接高pfet210及拉低rfet212。對於 所有的（η-1)，例如1 023,個連接到未解碼之線420-i之字元線驅 動器，線250上之激升高位準WLDV會關閉在儲存電路中之 pfet208,使得較在(使用內部邏輯高電壓（例如2V)時爲低之DC 請 先 閱 讀 背 之 注 意 事 項 再 填

訂 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498345 A7 B7 五、發明說明（k ) 漏電流在恢復電路中自V p P流到接地。 再參考第1圖，連接到節點3 1 5,3 1 7之m個驅動器電路會使 選擇之恢復電路反作動而剩餘的三個未選取電路作動。顯示之 驅動器會傳送VPP至字元線43 0_la，這是因爲連接至驅動器之 WLDV位於VPP。然而，對於在該群組之剩餘（m-Ι)個驅動器而 言，WLDV信號是位於Vm(例如0.7V)位準，且即使驅動器之 閘極被拉低，pfet裝置310之高Vt(約爲-1.2V)仍不能避免那些 驅動器之輸出由恢復電路維持在一負位準（或-0.5 V)。 輸出階段包含一改變之反相器，具有拉高pfet202(其本體在 激升電壓VPP),拉低nfet206及緩衝器nfet204,其用來負載電壓 降低，並減少在電晶體206中之電壓應力及熱電子效應。本發 明之益處是節省空間，這是因爲僅需要一緩衝器nfet，相較於對 應之前述電路，其通常具有8個緩衝器nfet於選擇器及解碼器 區塊中。連接到電晶體206之低電壓終端具有放置於括弧中之 選擇性電壓0.7V。假如使用選擇性電壓，可消除緩衝電晶體 204,因此節省額外的空間。 現在參考第3圖，顯示電路100之節點，左邊的兩個NAND電 路回應用於區塊選擇之計時信號及一組選擇此區塊之解碼器 輸入112。作動四個驅動器群組之信號傳送到線315-317。有 利的是，所有在區塊100及200中之次電路（除了在區塊200之 輸出階段之外）係連接到標準電壓位準（接地及2V)，使得祇有 在第2圖中之電晶體202被曝露至激升電壓（在閘極上爲接地， 在源極上爲2.8V)。在WLDV210上之輸出電壓會自0.7V切換 至2.8V。這個減少電壓擺動之益處增加積體電路之可靠度並 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 填

訂 經濟部智慧財產局員工消費合作社印製 498345 A7 B7 五、發明說明（7 ) 減少有效功率。 表2使用相同於第1圖之基本結構槪述三個可能之差異。 A)在字元線之閘極上及字元線上之電壓擺動係介於_0.5V及 2.8 V;B)電壓擺動係介於0V及2.8 V;及C)根據本發明，在閘極上 的電壓擺動係介於0V及2V之間，而在字元線供應上的電壓擺 動係介於0.7V及2.8V之間。 表2 A B C 延遲 6.75ns 6.58ns 6.7ns 總DC電流 0.62μΑ 1.38μΑ 2 · 0μA 有效功率 2.76mW 2.34mW 2.24mW 高壓裝置之數目 9 9 1 字元線電路之可靠度係記憶體電路設計之最重要部分。這是 因爲電路會感受到最高之閘極氧化物應力，並且容易產生由高 裝置汲極至源極電壓所引起之熱載子故障。實施可靠度測試以 藉由在高溫度下施加1.5倍之一般電壓數天來加速此種故 障。根據本發明之電路，具有在字元線群組解碼器上及字元線 供應選擇器上之減少之擺動，熟悉此技藝之人士能了解在閘極 氧化物應力上之改善及在驅動器電路上減少之熱載子敏感 度。如表3之槪述，本發明係與傳統技術比較驅動器及選擇器 電路。驅動器電路在驅動器作動時，在pfet裝置之閘極氧化物 應力會有500mV之減少。此外，會有在nfet閘極氧化物應力之 800mV之減少。相似地，對於供應選擇器電路，本發明在電路作 動時會有減少500mV之閘極氧化物應力於pfet裝置，而在不作 動時，會有減少1.9V之閘極氧化物應力於nfet裝置。再者，選 擇器nfet裝置在與具有緩衝裝置之傳統電路中之nfet比較下 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填Wf 裝— •線· 經濟部智慧財產局員工消費合作社印製 498345 A7 ___Β7__ 五、發明說明（^) 具有減少400mV之汲極至源極電壓。 一般來說，由於電子具有較電洞大之移動性，載子問題在nfet 中較在pfet中嚴重。因此，提出之方法去除這個顧慮並因此大 大改善電路品質。 熟悉本技藝之人士將了解延遲及有效功率在根據本發明建 構之電路中較習知技術者爲小，同時受應力之裝置之數目小很 多（其改善可靠度）且所需要之面積亦大大減少。 一可實施之選項係提供nfet電晶體320及3 30於具有高臨 界之驅動電路以減少在選擇驅動電路中之漏電電流。電路設計 者必須決定由減少之電流漏電所引起之額外費用是否合理。 本發明之另一益處爲可提供高pfet臨界，而不需要碩外的佈 植步驟或額外的光罩。傳統上，在DRAM處理中，N-井佈植係均 勻地施加至支持區。位於支持區之支持pfet裝置係佈植P型 反摻雜以提升其臨界電壓至標準値，如0.6V。根據本發明，在支 持區之高臨界pfet係以N-并佈植形成；即是高臨界電晶體並不 接收反摻雜pfet佈植。在N井佈植爲[P + ]在5 00keV 2.5X1013, 及 140keV 2xl012 及[As + ]500keV 2·7χ1012 之處理中，佈植可 施加至高臨界pfet之本體且會產生介於-1.1V及-1.2V之間之 pfet臨界。形成具有兩個臨界之pfet裝置之結果係藉由自界 定pfet佈植之光罩移除高臨界電晶體之位置來達成。因此不 需要任何額外處理步驟及費用。換言之，pfet裝置之高臨界電 壓係在N-井植入期間設定。 根據本發明之晶圓之處理可槪述爲a)佈植陣列；b)在支持區 執行N井植入；c)祇在標準臨界pfet之位置中執行反摻雜pfet -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 之 注 意 事 項 再 填

訂 經濟部智慧財產局員工消費合作社印製 498345 A7 B7 五、發明說明（9 ) 佈植（使得字元線驅動器可得高臨界Pfet);形成電晶體及電容 器；d)連接裝置以形成電路。 雖然本發明已以單一實施例描述，但是熟悉本技藝之人士可 了解可在本發明申請專利範圍之精神及範圍內實施各種不同 的版本。 20.··字元線控制器 200…電壓供應選擇器電路 202…拉高pfet 204…緩衝nfet 206.2 1 2 …拉低 nfet 207,201…節點 208.2 1 0 …拉高 pfet 222,224…反相器 250…線供應 252.. .短棒 3 1 0,320·..電晶體 3 15...閘極節點 330.. .恢復電晶體 340.. .恢復電路 420-1至420-4·.·電壓供應節點 410-1至410-1024...群組閘極節點 300.. .選取之驅動器電路 -11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 © 之 注 意 事 項 再 填 頁 經濟部智慧財產局員工消費合作社印製

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 498345 A8 B8 C8 D8 六、申請專利範圍 1 ·一種積體電路，包含記憶體陣列，該記憶體陣列具有一組記憶 體單元，由一組配置成n群組之m條字元線之字元線控制， 每一條該組字元線由字元線驅動電路驅動，用於供應一激升 之字兀線咼電壓及一負字元線低電壓，該字元線高電壓較供 應至在該積體電路中之其他電路之電路高電壓爲高，該選擇 之字元線之字元線電壓擺幅較在接地及該電路高電壓之間 之標準電壓擺幅爲大； 電壓供應選擇器電路，用於曝露每一群組中一字元線驅動 電路於該激升之字元線高電壓之下； 群組解碼器電路，用於驅動在一被解碼群組中之所有字元 線驅動電路，其群組選擇信號具有一減少之電壓擺幅，低於 該字元線電壓擺幅，其中一被選取之字元線驅動電路供應該 激升之字元線高電壓至連接至該選取字元線驅動電路之選 取字元線； 該字元線驅動電路具有一輸出階段，包含一 nfet，連接於該 負字元線低電壓及該字元線之間，及一 nfet，具有一 pfet臨界 電壓，其高於標準pfet臨界電壓，連接於該字元線及該電壓 供應選擇電路之間，曝露於該激升字元線高電壓之下之η-1 個未選取字元線驅動電路具有低漏電及減少之閘極應力，一 被選取之字元線驅動電路具有一 nfet，其閘極至源極電壓高 於〇,而未選取之字元線電路具有減少之閘極應力。 2. 如申請專利範圍第1項之積體電路，其中該電壓供應選擇電 路在每一群組中供應m-1個字元線驅動電路一電壓接地。 3. 如申請專利範圍第1項之積體電路，其中該電壓供應選擇器 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫私頁)

   498345 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 _六、申請專利範圍 電路在每一群組中供應m-1個字元線驅動電路該正字元線 低電壓，其中該正字元線低電壓較該pfet臨界電壓之絕對値 爲大。 4. 如申請專利範圍第1項之積體電路，其中自該群組解碼器電 路之第一群組解碼器信號供應該解碼群組該負字元線低電 壓，而自n-1個群組解碼器電路之η-1 fpl群組解碼器信號供 應η-1個字元線驅動器電路之群組該電路高電壓。 5. 如申請專利範圍第1項之積體電路，其中自該群組解碼器電 路之第一群組解碼器信號供應接地給該解碼之群組，而自 η-1個群組解碼器電路之η-1個群組解碼器信號供應該電路 高電壓給η-1個宇元線驅動器電路群組。 6. 如申請專利範圍第2項之積體電路，其中自該群組解碼器電 路之第一群組解碼器信號供應負字元線低電壓給該解碼群 組，而自η-1個群組解碼器電路之η-1個群組解碼器信號供 應該電路高電壓給η-1個字元線驅動器電路群組。 7. 如申請專利範圍第2項之積體電路，其中自該群組解碼器電 路之第一群組解碼器信號供應接地給該解碼群組而自η-1 個群組解碼器電路之η-1個群組解碼器信號供應該電路高 電壓給η-1個字元線驅動器電路群組。 8·如申請專利範圍第3項之積體電路，其中自該群組解碼器電 路之第一群組解碼器信號供應該負字元線低電壓給該解碼 群組，而自η-1個群組解碼器電路之η_ι個群組解碼器信號 供應該電路高電壓給η-1個字元線驅動器電路群組。 9.如申請專利範圍第3項之積體電路，其中自該群組解碼器電 -13- >紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公璧) " ~ (請先閱讀背面之注意事項再填寫本頁)

   - -1游- 498345 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 __六、申請專利範圍 路之第一群組解碼器信號供應接地給該解碼群組，而自n_ 1 個群組解碼器電路之n-1個群組解碼器信號供應該電路高 電壓給η-1個字元線驅動器電路群組。 10·如申請專利範圍第1項之積體電路，其中該字元線驅動器電 路包含一 pfet，其pfet臨界電壓大於標準pfet臨界電壓。 1 1 ·如申請專利範圍第1項之積體電路，其中該字元線驅動器電 路包含一 nfet,其nfet臨界電壓大於標準nfet臨界電壓。 1 2.如申請專利範圍第2項之積體電路，其中該字元線驅動器電 路包含一 pfet，其pfet臨界電壓大於標準pfet之臨界電壓’。 1 3 .如申請專利範圍第2項之積體電路，其中該群組解碼器電路 之輸出階段包含一 nfet,其nfet臨界電壓大於標準nfet之臨 界電壓。 14.如申請專利範圍第3項之積體電路，其中該群組解碼器電路 之輸出階段包含一 pfet，其pfet臨界電壓高於標準pfet之臨 界電壓。 15·如申請專利範圍第3項之積體電路，其中該群組解碼器電路 之輸出階段包含一 nfet，其nfet臨界電壓大於標準nfet之臨 界電壓。 1 6.如申請專利範圍第1項之積體電路，其中該電壓供應選擇器 電路包括一恢復電路，其供應該負字元線低電壓給在該解碼 群組中之m -1個字元線驅動器電路。 先 閱 讀 背 面 之 注 意 事 項 再 填

   訂 線 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）