TW495990B - Method for making compound semiconductor device - Google Patents
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Description
經濟部智慧財產局員工消費合作社印製 1 ^5990 A7 ------—___ B7__ 五、發明說明(1 ) [發明所屬技術領域] 本發明係有關一種化合物半導體裝置之製造方法,尤 才曰使用GaAs基板的化合物半導體裝置之製造方法。 [習知之技術] 行動電話等的移動體用通訊器材,多使用GHz帶的微 波,於天線的切換電路或送收訊的切換電路等,多使用用 以切換這些高頻信號之開關元件。(例如,日本特開平9_ 181642號)。作為此元件,因匯集高頻波所以常使用砷化 鎵(GaAs)之電場效應電晶體(以下稱為fet),隨之集裝前 述開關電路本身的單石微波積體電路(MMIC)之開發也正 在發展。 第11圖(A)為表示GaAsFET之剖視圖。在未摻雜GaAs 基板31的表面部分摻入η型雜質,並形成η型的通道領域 32。在通道領域32表面上,配置做肖特基(Sch〇uky)接觸 之閘極電極33。位於閘極電極33的兩側之GaAs的表面 上,配置做歐姆接觸之源極/汲極電極34、35。此電晶體 係藉閘極電極33的電位,在正下方的通道領域32内形成 空乏層’並且控制源極電極34和没極電極35之間的通道 電流。 第11圖(B)為表示使用GaAs FET而被稱為SPDT (Single Pole Double Throw)之化合物半導體開關電路裝置 的原理之電路圖。 第1和第2FET1、FET2的源極(或及極)係連接於共同 輸入端子IN,各FET1、FET2的閘極係經由電阻Rl、R2 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 3Ϊ2629 -------------裝— c請先閲讀背面之注意事項再填寫本頁) 訂. •線 五、發明說明(2 ) 連接於第!和第2控制端子小並且各而的 沒極(或源極)則連接於第1和第2輸出端子OUTl、〇UT2。 施加於第1和第2控制端子CU]、Ct2-2的信號是互補信 號’ Η位準的信號所施加之阳為〇n,而成為將施加於 輸入端子IN之信號得以傳送至其卜方的輸出端子。電 阻R1、R2之設置目的係對於成為交流接地的控制端子
Ctl-1、Ct2-2的直流電位,經由閘極電極可以防止高頻产 號的洩出。 '° 第12圖至帛21圖係關於化合物半導體開關冑路裝置 的FET以及銲塾之製造方法。 第12圖中,在基板丨表面上形成通道層2。 “亦即,以約100 A厚的穿透離子植入用氮化石夕膜3覆 蓋基板1全面。其次,以阻劑層4覆蓋基板1表面,並藉 由光#刻選擇性的去除預定的通道層2上的阻劑層“之3 後,以此阻劑層4作為遮罩,為了選擇預定的通^層2之 動作層,而施行p-型賦與用雜質之離子植入以及i 用雜質之離子植入。 一 經濟部智慧財產局員工消費合作社印製 結果,於未摻雜之基板上形成卜型領域5,以及在該 上方形成η型通道層。 :人 ,第13圖中,在基以表面上’鄰接於通道層2兩端, 而形成源極領域6以及汲極領域7。 去除在前製程中所使用的阻劑層4,重新塗佈阻劑声 8,利用光㈣選擇性的去除預定的源極領域6以及及極二黃 8。然後,以此阻劑層8作為遮罩,在預 本紙張尺度適用中國國私標準(CNS)A4規格(210 X 297公爱) 2 312629 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 495990 A7 ------— B7 五、發明說明(3 ) 定的源極領域6以及汲極領域7上,施行η型賦與用雜質 之離子植入,而形成η+型的源極領域6以及汲極領域7。 第14圖中,在預定的閘極電極16上殘留阻劑層$, 並在前述源極領域6以及汲極領域7上,附著氧化膜9。 將阻劑層8施以〇2等離子法而成細線,並露出源極領 域6和汲極領域7表面上的氮化矽膜3,並且露出源極領 域6和汲極領域7旁邊的通道層2上的氮化矽膜%然後, 使用ECR裝置全面的附著氧化矽9 ^去除阻劑層8, 由剝落法,在源極領域6、汲極領域7以及一部份的通^ 層2上留下氧化膜9。於此,在通道層2上之阻劑層8所 存在的部分上,形成預定的閘極電極1 6。 第15圖中,在源極領域6以及汲極領域7上,附著 第1層歐姆金屬並形成第】源極電極η以及第1 汲極電極1 2。 在基板1上,全面的塗敷阻劑層丨3,並利用光蝕刻選 擇性的去除預定的第i源極電極】】以及第i汲極電極Η 、成卩刀藉由0等離子法去除在預定的第1源極電極 11以及第1汲極電極12上的氮化矽膜3和氧化膜9,並形 、觸孔並且全面的依次真空蒸鍍而層積AnGe/Ni/Au 3 乍為第1層之歐姆金屬層i 〇。然後,去除阻劑層^,土、 以剝落法在源極領域6以及汲極領域7上留下所接觸的第 源極電極Π以及第1汲極電極12。 : 圖中路出預疋的閘極電極Ιό以及預定的銲墊 他部分以阻劑層U加以覆蓋。 312629 --------------Μ--------訂---------^ I c請先閱讀背面之注意事項再填寫本頁> 495990 A7 B7 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 五、發明說明(4 ) 在基板1上全面的塗敷阻劑層14,利用光蝕刻露出在 預定的閘極電極i 6以及預定的銲墊領域1 5上的氮化石夕膜 3。之後,以阻劑層14作為遮罩,將氮化矽膜3加以乾式 蝕刻’並露出預定的閘極電極16、預定的銲墊領域15部 分的通道層2以及基板1。 第17圖中,在通道層2以及預定的銲墊領域上, 附著第2層閘極金屬層i 8,而形成閘極電極16以及第工 銲墊電極17。 全面的依次真空蒸鍍而層積Tl/Pt/Au 3層作為第2層 的閘極金屬層18。因為阻劑層14原樣的被利用來作為遮 罩,因而形成接觸於通道層2和基板1上之閘極電極16 和第1銲墊電極17。因為閘極金屬層18的其他部分係附 著在阻劑層14上,所以將阻劑層14予以去除,利用韌落 法僅留下閘極電極16以及第}銲墊電極17,其他部分則 予以去除。然而,雖第丨銲墊電極17與基板丨相接觸,但 因基板1具有半絕緣性,因而可與包含fet之其他的電路 元件或配線形成電性的絕緣。 第18圖中,在第!源極電極i丄、第】沒極電極1 及第1銲塾電極!7的保護膜19上形成接觸孔。 形成閘極電極16以及第i銲塾電極17之後, 表面被由氮切膜所形成的保護膜19所覆蓋。在 19上塗敷阻劑層2〇,利用光姓刻選擇性的將第!源極電: U、第1汲極電極12’以及第1焊塾電極η上的保;: 19施以乾式蝕亥二之後’阻劑層20即被去除。 、 本纸張尺度適用中國國家標 312629 (請先閱讀背面之注意事項再填寫本頁)
W
訂---------線J ·. A7 五、發明說明(5 y 和第==:第二極電極電㈣ 成m 2 受 附耆第3層銲墊金屬層22,並形 烕第2源極電極2 3、g,π & ; t / 免極24和第2銲墊電極25。 - 全面上,重新塗佈阻劑層21,並從接觸孔露 出微大的第1源極電極η η、 亚伙接觸孔硌 墊電極17 1 及極電極12以及第1銲 =極:了,其他部份以阻騎21^覆蓋。 的依次真空蒸鍍而層積Τι 面 m & 11 m „ 作為第3層之銲墊金 心第m阻劑層21’原樣的被利用來作為為遮罩,而 2 源極電極m汲極電極12以及第!銲塾電 =所接觸之第2源極電極23、第2沒極電極Μ以:第 = 2ΓΓ25°由於閘極金屬層22的其他部分被附著在阻 =上’:以將阻劑層21予以去除,藉由剝落法僅留 '、玉电極23、第2汲極電極24以及第2銲墊電極 25 他部分則予以去除。尚且,一部份之配線部分是使 用此銲墊金屬層22所形成的,當然會留下該配線部分之銲 墊金屬層22。 ~ 第20圖巾,以套管Μ26覆蓋全面,選擇性的去除第 2銲墊私極25上的套管膜26,並露出第2銲墊電極”。 使用氮化矽膜作為套管膜26,以保護由外部空氣之各 電極或元件。於套管膜26上重新塗佈阻劑層,去除第$ 銲墊電極25上的阻劑層27,並以此阻劑層27作為遮罩, 以乾式蝕刻選擇性的將套管膜26予以去除。 第21圖中’在第2銲塾電極以上,包層搭接線μ。 I I元成化合物半導體開關電路裝置之前製程時,便施 木紙張尺度適用Τί哪標準(CNS)A4規格⑵㈡97公6 312629 頁 訂 線 經濟部智慧財產局員工消費合作社印製 495990 A7
6 312629 請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫· 本擊
頁I tj 線 經濟部智慧財產局員工消費合作社印制农 ^99〇 五、發明說明(7 祺之製程;於冑述源極以及汲極領域上附著帛!層歐姆金 屬層並形成第1源極以及第丨汲極電極之製程;在前述通 逼層、則述銲墊氧化臈和前述基板上附著第2層閘極金屬 層,並形成閘極電極以及第丨銲墊電極之製程;在前述第 1源極、第1汲極電極和前述第丨銲墊電極上附著第3層 2墊金屬層,並形成第2源極、帛2汲極電極和第2銲: 電極之製程;以及在前述基板上的前述第2銲極電極上包 層搭接線之製程。 [發明之實施形態] 以下參照第1圖至第1 〇圖說明本發明之實施形態。 本發明係由下列製程所構成:在基板51表面形成通 道層52之製程,·連接於前述通道層52並形成源極以及汲 極領域56、57之製程;在預定的閘極電極69上殘留有阻 劑層,並在前述源極以及汲極領域56、57表面和預定的銲 塾領域59上’附著銲墊氧化膜62之製程;在前述源極以 及汲極領域56、57上附著第!層歐姆金屬層以並形成第 1源極以及第1沒極電極65、66之製程;在前述通道層52 以及前述銲墊氧化膜62上附著第2層閘極金屬層68並形 成閘極電極69以及第1銲墊電極7〇之製程;在前述第} 源極以及第1及極電極65、66和前述第1銲塾電極7〇丄-附著第3層詳塾金屬層74,並形成第2源極以及第2及極 電極75、76和第2銲墊電極77之製程;以及在前述第2 銲極電極77上包層搭接線80之製程。 | 本發明之第1製程係如第1圖所示,在基板51表面 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ^---------t--------- (請先閱讀背面之注意事項再填寫本頁) 495990 A7 B7
五、發明說明(8 ) 經濟部智慧財產局員工消費合作社印製 上形成通道層52。 亦即,將利用GaAs等所來#从〜人 入品 ^ 寻所形成的化合物半導體基板51 王面,以約100 A至200 A厚的穿透雜工姑 53 - „ * ^址 子旳牙透離子植入用氮化矽膜 予以覆盍。然後’以阻劑層54覆蓋基板”表 由光姓刻選擇性的去除預定的通道層52上的阻劑層54藉 之後,以此阻劑層54作為遮草,為了選擇預定的通道層 52之動作層,而施行P姻與用雜質(24Mg+)之離子植曰入 以及n+型賦與用雜質(29Si + )之離子植入。 結果,在未摻雜的基板51上形成p_型領域55以及立 上方的η型通道層52。 八 本發明之第2製程係如第2圖 拉从义 禾2圚所不,連接於前述通道 層52並形成源極領域56以及汲極領域π。 去除在前製程_^吏用的阻劑層54,重新塗敷阻劑層 W並藉由絲刻選擇性的去除預定㈣極領域%以及没 極領域5 7上的阻密丨丨層5 8。:&益 、,, J丨且川層Μ接耆,以此阻劑層58作為遮罩, 在預定的源極領域56以及沒極領域57上,施行η型滅與 用雜質(29Sr)之離子植入,而形成^型的源極領域5“: 及没極領域5 7。 而且’在此製程中,所附著預定銲塾氧化膜62的部 分之阻劑層58,也同時的予以去除,並與n+型源極領域·, 56以及汲極領域57 一起形成n +型的高濃度擴散層81。 本發明之第3製程係如第3圖所示,在預定的的閑極 電極69上殘留有阻劑層58,並在前述源極領域^、及極 湏或57之表面,以及預疋的銲塾領域之周端部附著氧 ‘纸張尺度適用中國國家標準(CNS— (21Q χ视 8 312629 广請先閱讀背面之涑意箏頊存碘寫本買) # I i til — — — — — — ^^Fr— h h h h ϋ ϋ ·ϋ ϋ n n I I I n *ϋ n i n n I n n 經濟部智慧財產局員工消費合作社印製 495990 A7 --*------- B7__ 五、發明說明(9 ) 化獏61。 在此製程中,將阻劑層58施以〇2等離子法而成細 線,並露出於源極領域56、汲極領域57和銲墊領域Μ之 周端部表面上的氮化矽膜53,並且也露出源極領域56和 汲極領域57側的通道層52上的氮化矽膜53。利用 裝置全面附著上約3〇〇〇 Λ厚的氧化矽膜61。之後,去除 阻劑層58,以剝落法在源極領域56、汲極領域57、銲^ 領域59之周端部以及一部份的通道層52上留下氡化膜 61。於此,在通道層52上的阻劑層58所存在的部分形 成預定的閘極電極69。 本製程係為本發明之特徵,用以以自我對準形成的閘 極電極69的氧化矽膜61,同時也附著在銲墊領域约上而 形成銲墊氡化膜62。此氧化矽膜6丨之形成係為:在ecr 裝置反應室的N2空氣中,將施以來自硅烷(SiH j和氨氣 (NH3)的等離子反應而形成的氧化矽(Si〇2)置於常溫的鐘 罩内,附著於基板51上。因此,有不需在基板51上增加 熱壓力即可附著的優點,且依據基板51以及氮化矽膜Μ 的熱膨脹係數的差,可以防止裂縫的發生。 本發明之第4製程係如第4圖所示,在前述源極領域 56以及汲極領域57上,附著第丨層歐姆金屬層64,並形· 成第1源極電極65以及第1汲極電極66。 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 在基板5 1上,全面的塗敷阻劑層63,並藉由光蝕刻 選擇性的去除預定的第1源極電極6 5以及第1汲極電極 66之形成部分。以〇2等離子法去除在預定的第1源極電
9 312629 .¾濟部智慧財產局員工消f合作社印製 10 495990 A7 -------- B7 ______ 五、發明說明(H> ) 極65以及第1汲極電極66上的氮化矽膜53及氧化矽膜 61,並形成接觸孔。全面的依次真空蒸鍍而層積成AnGe /Νι/Αιι 3層作為第}層之歐姆金屬層64。之後,去除阻劑 層63 ’並藉由剝落法在源極領域56以及汲極領域上留 下所接觸之第1源極電極65以及第1汲極電極66。 本發明之第5製程係如第5圖及第6圖所示,在前述 通道層52以及前述銲墊領域59上,附著第2層閘極金屬 層68 ’而形成閘極電極69及第1銲墊電極7〇。 在第5圖中,露出成為預定的閘極電極69部分及輝 墊領域59的一部分之銲墊氧化膜62和基板51,其他部分 以阻劑層67覆蓋。亦即,在基板5丨上全面的塗敷阻劑層 67,利用光蝕刻,露出成為預定的閘極電極69部分及銲墊 領域59的一部分之銲墊氧化膜62和基板51。之後,以阻 劑層67作為遮罩,將氮化矽膜53施以乾式蝕刻,並露出 成為預疋的閘極電極69部分的通道層52及銲墊領域59 的一部分之銲墊氧化膜62和基板51。 第6圖中,在成為通道層52及銲墊領域59的一部分 之銲塾氧化膜62和基板51上,附著第2層閘極金屬層68, 而形成閘極電極69以及第1銲墊電極70。 亦即,在基板51上全面的依次真空蒸鍍而層積Ti/
Pt/Au 3層作為第2層的閘極金屬層68。由於阻劑層67原 樣的被利用來作為遮罩,因此在成為通道層52及銲墊領域 59的一部分之銲墊氧化膜62與基板上形成閘極電極69和 第1銲墊電極70。由於閘極金屬層68的其他部分附著在 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 312629 ---------------------訂---------線丨^1- / (請先閱讀背面之注意事項再填寫本頁) A7
五、發明說明(U 阻劑層67上,故將阻劑層67 、, ^ τ ^ ^ 予从去除,亚利用剝落法僅 ^'69以及第!銲塾電極7。,其他部分則去除。 述第1为Γ之第6製程係如第7圖以及第8圖所示’在前 極電極65、第1汲極電極“和前述第i焊塾電 極70上,附著第3層銲塾金屬層而形成第2源極、第2 及極電極和第2銲墊電極。 m 中’在第1源極電極65、帛1沒極電極66和 電極70上的保護膜72,形成接觸孔。 :成閑極電極69以及第Μ極電極7〇之後,基板Η 72 Λ由I切膜所構成的保護膜72~覆蓋。在此保護膜 '、敷阻劑層71 ’藉由光姓刻選擇性的將第ι源極電極 ?、第i沒極電極66及第i銲塾電㈣上的保護膜π 作乾式蝕刻。之後,阻劑層Η即被去除。 :8圖中’在第1源極電極65、第】汲極電極66和 第1銲墊電極70上附著第3層銲墊金屬層74,而形成第2 原極電極75、第2 ^•極電極76和第塾電極77。 於基板51全面’重新塗敷阻劑層Μ,並從接觸孔露 :微大的第1源極電極65、帛i汲極電極66和第i銲墊 電極70 ’其他部分則以阻劑層73予以覆蓋。接著,全面 的依次真空蒸鑛而層積Ti/Pt/Au 3層作為第3層銲塾金屬· 層74。由於阻劑層73原樣的被利用來作為遮罩因此形 成接觸於第丨源極電極65、帛U極電極Μ和第i鲜塾 電極70的第2源極電極75、第2沒極電極%及第2鲜塾 ,電極77。由於銲塾金屬層74的其他部分被附著在阻劑層 本纸張尺度適用家標準(CNS)^格⑵〇 χ 297公髮)--—-Γ 11 312629 訂 A7 五、發明說明(12 7 3上,因此將阻劑層7 3予、 第2源極電極75 乂去除,亚利用剝落法僅留下 复#邱八^ 第2汲極電極%及第2銲墊兩&77 其他部分則被去除。尚且 ^奸蛩私極77, 銲塾金屬層74而形成的_^ —部份之配線部分係使用 金屬層74。 “ "然會留下來該配線部分之銲墊 示,在前 、"j月之第7製程係如第9圖及第10圖所 銲藝電桓77上,包層搭接線80 在第9圖中,以套管 舜# 第2銲塾電極77上膜復盖王面,選擇性的去除 套 8’而露出第2銲墊電極77。 使用鼠化石夕膜作為套管 訂 電極或元件等。於套管:;8上::保護由外部空氣之各 第2銲墊兩極77μ 、 重新塗敷阻劑層79,去除 私 的阻劑層79,並以此阻劑層79作為遮 罩,選擇性的以乾式姓刻去除套管膜78。 作為遮 在第1〇圖中,位在基板51的第2銲塾電極77的中 線 央部上,包層搭接線80。此製程中,由於在第^塾電極 7〇乃及第2銲塾電極77下有直接基板51,因此和以往同樣 的沒有硬的氮化膜,而可藉由搭接時的壓力防止硬的基板 5 1上裂縫的發生。 在完成化合物半導體開關電路裝置之前製程時,便施 行組裝之後製程。將晶圓狀的半導體晶片予以切割,分離·, 成個別的半導體晶片,並將此半導體晶片固設在框架上後 (未圖不)’利用搭接線80連接半導體晶片之第2銲墊電極 77和預定的導線(未圖示)。使用金屬細線作為搭接線8〇, 匕m习㈣球形接合加以連接。之後,以移轉膜塑法施予 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 12 312629 495990 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(D ) 樹脂封裝。 [發明之效果] 如以上所詳述,根據本發明可得到以下之功效。 第具有以下優點··於第1銲塾電極70及第2銲墊 電極77的中央部沒有硬的氮化膜;對於硬且易破裂的基板 51容易的搭接。 第2’由於銲墊氧化膜62係使用本發明第3製程中附 著的氧化膜61而形成,因此具有可實現不用增加製程次數 的優點。 第3’藉由在第1銲墊電極7〇及第2銲墊電極77的 周端部下選擇性的舖上銲墊氧化膜62,據此有以下之優 點:不需要用以確保銲墊和配線層之隔離的設計上所必要 的20 # m的離間距離,並且也可縮小晶片尺寸。 [圖面之簡單說明] 弟1圖為說明本發明之剖視圖。 第2圖為說明本發明之剖視圖。 第3圖為說明本發明之剖視圖。 第4圖為說明本發明之剖視圖。 第5圖為說明本發明之剖視圖。 第6圖為說明本發明之剖視圖。 第7圖為說明本發明之剖視圖。 第8圖為說明本發明之剖視圖。 第9圖為說明本發明之剖視圖。 第1 〇圖為說明本發明之剖視圖。 ---------------------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 495990
(Β)電路圖 五、發明說明(u ) 第11圖為說明習知例之(A)剖視圖 第12圖為說明習知例之剖視圖。 第13圖為說明習知例之剖視圖。 第14圖為說明習知例之剖視圖。 第1 5圖為說明習知例之剖視圖。 第1 6圖為說明習知例之剖視圖。 第17圖為說明習知例之剖視圖。 第18圖為說明習知例之剖視圖。 第19圖為說明習知例之剖視圖。 第20圖為說明習知例之剖視圖。 第21圖為說明習知例之剖視圖。 [元件符號說明]l、5i 基板 2、52 3、 5 3 氮化矽膜 4、 8、13、14、20、2卜27、54、58、63、67、7卜73、79 P·型領域 汲極領域 歐姆金屬層 第1沒極電極 69閘極電極 閘極金屬層 銲墊金屬層 第2汲極電極 套管膜 本纸張尺度適用中國國家標举(^14規烙(2】〇 '^ΓΈΤ) 通道層 阻劑層 源極領域 氧化膜 第1源極電極 銲墊領域 第1銲墊電極 保護層 第2源極電極 第2輝塾電極 搭接線 312629
* 擊 n n n _ -n ϋ. _ (請先閱讀背面之注意事項再填寫本頁)
訂---------線J n 1 1 ϋ 495990 A7 _B7 五、發明說明(i5 ) 31 GaAs基板 32 通道領域 34 源極電極 35 汲極電極 59 銲墊領域 62 銲墊氧化膜 81 高濃度擴散層 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 15 312629
Claims (1)
- 495990 A8 B8 CS D8 1. 2· 濟 部 智 慧 財 声 工 消 費 合 社 印 刮 、申請專利範圍 一種化合物半導體裝置之製造方法,其特徵在具備:在 附著形成閘極電極之閘極金屬層之製程之前,在預定的 銲墊領域周端部附著銲墊氧化膜之製程; 在前述銲墊氧化膜上重疊周端部,並且將大部分附 著配置在基板上之前述閘極金屬層,並形成第〗銲墊電 極之製程; 在前述第1銲墊電極上附著銲墊金屬層,並形成第 2銲墊電極之製程;以及 位於前述基板上的前述第2銲墊電極之中央部 上,包層搭接線之製程。 一種化合物半導體裝置之製造方法,其特徵在具備:在 基板表面上形成通道層之製程; 連接於前述通道層而形成源極以及汲極領域之製程; 在預定的閘極電極上殘留阻劑層,並在前述源極以 及汲極領域的表面和預定的銲墊領域周端部上,附著銲 墊氧化膜之製程; 在前述源極以及汲極領域上附著第1層歐姆金屬 層而形成第1源極以及第1汲極電極之製程; 在前述通道層、前述銲墊氧化臈和前述基板上附著, 第2層閘極金屬層,並形成閘極電極以及第丨銲墊電極 之製程; 在前述第1源極電極、第1汲極電極和前述第丨銲 墊電極上附著第3層銲墊金屬層,並形成第2源極電 尽紙張尺度適用中國國家標暹(CNS)A4規格(21〇 X 297公釐) 16 312629 (請先閱讀背面之注意事項再填寫本頁} m at · .線· 495990 六、申請專利範圍 極、第2汲極電極和第$ 弟塾電極之製程;以及 在則述基板的前述第 制&乐極電極上包層搭接線之 製程。 3.如申請專利範圍第1項或 、 飞第2項之化合物半導體裝置之 裏造方法,盆中,你田备/» 八 軋化矽膜作為前述銲墊氧化膜。 4·如申請專利範圍第3項之化合物半導體裝置之製造方 法’其中’氧化補係利用ECR裝置由等離子而生成, 並在常溫狀態下附著。 --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作、社印製 312629 ^S國家標準(CNShM—規格(2!0 χϋ爱)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000308624A JP2002118121A (ja) | 2000-10-10 | 2000-10-10 | 化合物半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW495990B true TW495990B (en) | 2002-07-21 |
Family
ID=18788904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090113173A TW495990B (en) | 2000-10-10 | 2001-05-31 | Method for making compound semiconductor device |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2002118121A (zh) |
CN (1) | CN1348202A (zh) |
TW (1) | TW495990B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5192163B2 (ja) * | 2007-03-23 | 2013-05-08 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
-
2000
- 2000-10-10 JP JP2000308624A patent/JP2002118121A/ja active Pending
-
2001
- 2001-05-31 TW TW090113173A patent/TW495990B/zh active
- 2001-08-13 CN CN01125562A patent/CN1348202A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2002118121A (ja) | 2002-04-19 |
CN1348202A (zh) | 2002-05-08 |
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