TW492189B - EEPROM device and the erasing method thereof - Google Patents

Description

發明說明（1) (eeprom)及其抹除（e ) 抹除一個記憔單元f ，特別有關於一種可一次 記憶裝置及其抹除=町cell)之電子抹除可程式唯讀 上視一傳統電子抹除可程式唯讀記憶裝置之 组忐θ :裝置1係由多個成矩陣排列之記憶單元"所 二記憶單元11包括-浮接閑極⑴一ng 突曰1 s。一#及極摻雜區16及位於汲極摻雜區16上之介 1 一 >雜區1 5共同做為相鄰兩行記憶單元1 1之源 和抬雜區。一選擇閘極（select以4)層12及控制閘極 〇 層13則分別共同做為同-行記憶單元11之 广擇閘極，、控制閘極。另外’一導線層17則經由介層插塞 P1 u g) 1 8將同列记憶單元11之沒極摻雜區1 6相互電性連 接0

第1B圖顯示了上述之記憶單元丨丨之剖面圖。記憶單元 11具有一基底1 〇，在基底i 0上分別層疊有控制閘極層丨3、 浮接閘極層14及選擇閘極層12。在閘極層12、13、14與基 底ίο之間有一薄氧化層（thin oxide)19。基底1〇中則具有 源、汲極摻雜區1 5、1 6。汲極摻雜區丨6上則設有介層插塞 1 8。在選擇閘極、控制閘極、源極及汲極上分別施加有一 SG、CG、CS及D之偏壓。下表顯示了記憶單元丨丨在各種操 作情況下S G、C G、C S及D之偏壓值：

H在上表所顯示之各項操作電壓中，特別值得注咅的 Ϊ接=元Η在進行抹除時，係藉由在源極摻雜SB與 ^閘極層Η間產生-高電壓差，使浮接閘極層η中之電 而C虽摻雜區15釋放(如第18圖中之箭頭所示），

-ll V f ^ ° ^ Τ ^ ^ ^ ^ ^ ^ ^ ^ 1 5 _L 電壓-9V耦iU可以經由在控制閘極層13上施加-負 加—’根。予接閘極層14上，再於源極摻雜區15上施 極層ι:ίΐί電，’亦可達到在源極掺雜區15與浮接閘 在二Λ一高電塵差之效果而執行抹除動作。因此， » 由決定；制門〜值上別保持於0及°"1〇ating之情況下，藉 決定===極捧雜區15之偏壓值CG、CS即可 於同讀記憶裝置中，由 性連接，在進行抹除時，同單^摻雜區15均電 -源極接雜區15所接收之偏壓相二:二==

五、發明說明（3) 作必需對— _ 單元11抑/ 行5己憶單元11同時進行，盔、丰料甘 早凡1 1早獨谁 無法對某一個記憶 a 7 &進订 w成抹除動作之限制。 唯讀^卜決上述問題’本發明提供一種雷不社队 ::裝置及其抹除方法，可--欠僅ί 程式 订抹除動作， 僅對一個記憶單元進 制。 ，为除了傳統中一次抹除一整耔#陴抑 利 t仃圮憶單元之限 本發明+ 括々卜莊 < 一目的在於提供一種一籀曾2上丄 二己憶裝置，包括一第一及第 f電子抹除可程式唯 =早凡至少具有—控制間極：二=。其中’每一記 …極摻雜區接收一第==二;亥第-及第二記憶單 之，制閘極層則分 =—及第：記憶單元 不改變該第二記以電位以抹除該第- 適用於—i f目的在於提供一種記憶體 -第」及：抹除可程式唯讀記憶裝置，：除方法， 托私及第二記憶單元，每一呓 該圯億裝置具有 驟。使㈣Γ: 汲極摻雜區，該方车： 閘 第一及第二記憶單元之 控制閘極層相互絕緣。使該 -及第二記憶單元之控制雜區接收-第-電位而該第 位以抹除該第 ；：極層分別接收-第二及第 藉此，在本發f月C變該第二記憶單元。

0467-6352tw;900002；vincent.ptd 中當相鄰記憶單元之源極摻雜區電 五、發明說明（4) 性連接時，其控制閘極屏 連接時，其源極摻雜 9 ’、目互絕緣，而控制閘極層電性 單元有不同之源極偏:糸相互絕緣，使得同一行中之記憶 之動作。 ’而可以對單一記億單元進行抹除 以下’就圖式說明太又 記憶裝置及其抹除方车x月之一種電子抹除可程式唯讀 圖式簡單說明…《實施例。 憶裝置之上視 圖 ;川圖係-傳統電子抹除可程式唯讀記 圖 第1B圓係一傳統電 ; 禾除了轾式唯讀記憶裝置之剖面 第2 A圖係本發明一每 裝置之上視圖； κ例之電子抹除可程式唯讀記憶 唯讀記憶 裝置之剖面圖 本發明一實施例之電子抹除可程式 第3圖係本發明一實 圖。 ㈣之記憶體抹除方法之流程 [符號說明] 1〜傳統電子抹除可程式唯讀記憶襄 1 〇、20〜基底； 11、 21〜記憶單元； 12、 22〜選擇閘極層； 13、 23〜控制閘極層； 14、 24〜浮接閘極層； 第7頁 0467·63521w;900002;ν i nc ent.p t d 492189

1 5、2 5〜源極摻雜區； 1 6、2 6〜汲極摻雜區； 17、 27〜導線層； 18、 28〜介層插塞； 19、 29〜薄氧化層。 實施例 弟2 A圖顯示了 一本發明之雷 21所組成，其中一行記 成矩陣排列之記憶單元 ，一列記憶單元係指由 每一個記憶單元21包括 一源極摻雜區2 5及位 一摻雜區2 6共同做為相 選擇閘極層2 2及控制閘 選擇閘極層22所串連之記憶單^日由一條控制開極層23或 一條導線層2 7所串連之記憶單元 一洋接閘極（floating gate)層 24 於源極摻雜區25上之介層插塞28 , 鄰兩行§己憶單元2 1之汲極摻雜區< 極層23則分別共同做為同一行記严二你增“次徑制閉 制閙炻s ^ 仃5己隐早兀21之選擇閘極與控 列μι ^ f層27則經由介層插塞（plug)28將同— 歹J屺，早tc21之源極摻雜區25相互電性連接。 右一 ί2丄圖顯不上述§己憶單元2 1之剖面圖。記憶單元2 1具 L 在基底2〇上分別層疊有控制閘極層23、浮接 甲β θ 4及選擇閘極層22。在閘極層22、23、24與基底2〇 之間有一薄氧化層（thin 〇xide)29。基底2〇中則具有源、 汲極払雜區2 5、2 6。源極摻雜區2 5上則設有介層插塞2 8。 在選擇閘極、控制閘極、源極及汲極上分別施加有一 SG 、CG 、S及CD之偏壓。下表顯示了記憶單元21在各種

S及CD之偏壓值：

顯？之各項操作電壓中 操作情況下SG，、CG, 是，記憶單元21在進呆作電壓中，特別值得注意的 浮接閘極層24間產生二，除時，係藉由在源極摻雜區25與 荷可以經由源極摻雜^】壓差，使洋接閘極層24中之電 而達到抹除之效i雜：2了5;放(如第_中之箭頭所示）， 由介層插塞28 )施加9V可以直接在源極掺雜區25上（經 極層23上施加—負雷@〇么偏壓外，亦可以經由在控制間 源極摻雜區25上(上至浮接閉極層Μ上，再於 6V，亦可達到在*曰插塞28)施加一較低之正電壓 電壓差之效』iC區25與浮接間極層24間產生-高 ^ ^23 " ^ 25 . 記憶單元2 1。 b即决疋疋否抹除 在本發明之電子抹除可程式唯讀記憶裝 由上述可知

492189 五、發明說明（7) 置雖然同一行記憶單元21之控制閘極層23係電性連接 但f源極摻雜區25係相互絕緣，在進行抹除時，同一 憶早兀21之控制閉極層23所接收之偏壓相同而源極摻雜區 25所接收之偏壓可以不同；或者，同—列記憶單元21之控 制閘極層23所接收之偏壓不同而源極摻雜區託所接收之偏 歷相同，使得-次之抹除動作可藉由在同一行之記憶單元 21中提供不同之源極偏壓而達成只選擇某一個記憶單元2ι 單獨進行。例如提供一行記憶單元21中某一個記憶單元之 SG ' ' S及CD偏壓為〇 ' _9 ' 6、〇而該行中其餘記憶單 兀之SG，、CG’ 、S及CD偏壓為〇、一9、〇、〇，使苴餘圮憶 元源極與浮接閘極間之電壓差不足以進行抹除或提供=一 行記憶單元21中某一個記憶單元之SG，、CG，、S&C])偏壓 為0、0、12、0而該行中其餘記憶單元之SG，、CG，^及⑶ 偏壓為Ο、Ο、Ο、〇，使其餘記憶單元源極與浮接閘極間之 電壓差不足以進行抹除；或提供一列記憶單元2丨中某一個 記憶單元之SG’ 、CG，、S及CD偏壓為〇、-9、6、〇而該列中 其餘記憶單元之SG，、CG，、S及CD偏壓為〇、〇、6、〇，使 其餘§己憶單元源極與浮接閘極間之電壓差不 除、戈提供-列記憶單元21中某一個記憶單丁抹 CG，、S及CD偏壓為0、〇、12、〇而該列中其餘記憶單元之 SG，、CG，、S及CD偏壓為〇、6、12、〇，使其餘記憶單元源 極與浮接閘極間之電壓差不足以進行抹除。如此，即可僅 抹除該行中一個記憶單元。 第3圖顯示本發明一實施例中一記憶體抹除方法之流

492189 五、發明說明（8) 程圖。 首先，在步驟31 裝置，此記憶裝置具 接著，在步驟3 2 相互電性連接，而其 緣，同時，使同一行 其控制閘極層、選擇 最後，在步驟3 3 極接收一 0 V之偏壓， 壓，該行中一欲抹除 壓而該行中其餘記憶 或者，在步驟3 4 極接收一0V之偏壓， 偏壓，該行中一欲抹 壓而該行中其餘記憶 或者，在步驟3 5 極接收一0V之偏壓， - 9 V之偏壓，該列中-偏壓而該列中其餘記 或者，在步驟3 6 極接收一 0 V之偏壓， 之偏壓，該列中一欲 壓而該列中其餘記憶 綜合上述，由於 :’提供-電子.未除可程式唯 有成矩陣排列之記憶單元。 。匕 中，使同一列記憶單元之源 控制：極層、選擇問極層則相互 δ己憶早兀之源極摻雜區相互絕緣，而 閘極層則相互電性連接。 中使母一 δ己憶單元之汲極、選擇閘 同一行記憶單元之源極接收一 6 V之偏 記憶單元之控制閘極接收一-9V之偏 單元之控制閘極則接收一 0V之偏壓。 中，使每一記憶單元之汲極、選擇閘 同一行記憶單元之源極接收一12V之 ，記憶單元之控制閘極接收一0V之偏 單70之控制閘極則接收一 6V之偏壓。 中，使每一記憶單元之汲極、選擇閘 同一列圮憶單元之控制閘極接收一 一欲抹除記憶單元之源極接收一 6V之 憶單元之源極則接收一〇v之偏壓。 中，使每一記憶單元之汲極、選擇閘 同一列圮憶單元之控制閘極接收一 〇 V 抹除記憶單元之源極接收一丨2V之偏 單元之源極則接收一 0 V之偏壓。 在本發明中，同一行之記憶單元不再

492189 五、發明說明（9) 共用一源極摻雜區，而是將每一列之源極摻雜區相互電性 連接，可藉由在一列或一行中提供不同之源極與控制閘極 偏壓組合而僅對一個記憶單元進行抹除。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

0467-6352tw;900002;vincent.ptd 第12頁

Claims (1)

1. 六、申請專利範圍 一^ -— 1 *種電子抹除可程式唯讀記憶裝置，包括·· 告，丨第及第一 &己憶單元，每一記憶單元至少具一 制閉極層及一源極摻雜、 工 極摻雜區相互雷㈣：t亥第及第…己憶早70之該源 閘極層則相互絕緣； d徑制 2中，該第一及第二記憶單元之該源極摻雜區接收一 接：二ί ” Ϊ 一及第二記憶單元之該控制開極層則分別 第二記,iii 位以抹除該第-記憶單元且不改變該 第二請！利範圍第1項所述之裝置，其中該第-及 一记隐早70更具有一浮接閘極層、一選 極摻雜區。 、俘閘極層及一汲 其中該第一及 其中該第一及 第 3·如申請專利範圍第2項所述之裝置 第一 δ己憶單元之汲極摻雜區係相互連接c 4·如申請專利範圍第1項所述之裝置 第一圮憶單元之源極摻雜區係相互連接C 5·如申请專範圍第1項所述之裝置，盆 二及第三電位分別為6V、-9V及0V。 ” μ第 第 6·如申請專範圍第1項所述之裝置，立 二及第三電位分別為12v、〇V及6V。 、 δ亥第 7· —種記憶體之抹除方法，適用於一 唯讀記憶裝置，該記憶裝置具有—第一筮-抹除可程式 每一記憶單元至少具有一控制閘極層、一第二記憶單元， 沒極摻雜區，該方法包括以下步驟： 源極摻雜區及一

   0467-6352tw;900002;vincent.ptd 第13頁 492189 六、申請專利範圍 使疏第一及第二記憶單元之源極 並使該第一及第二記憶單元制 =£相互電性連接 使該第-及第二記層相互絕緣；以及 币一。c> |思早疋之源極摻雜 位而該第一及第二記憶單开々伙制雜區接收一第一電 菸筮-當彳☆ α杜 心 之控制閘極層分別接收一第二 一 為弟元憶早兀且不改變該第二記憶單 7L 0 8 ·如申請專利範圍第7 七 @ $留-s犯囷弟7項所达之方法，其中該第一及 第二記憶早7L更具有一注拉Μ π盛 ^ /予接閘極層、—選擇閘極層及一汲 極摻雜區。 9·如申請專利範圍第7項所述之方法， 第二記憶單元之汲極摻雜區係相互連接。 I 0 ·如申請專利範圍第7項所述之方法 第二記憶單元之源極摻雜區係相互連接。 II ·如申請專範圍第7項所述之方法， -一及弟二電位分別為6V、—9V及〇V。 1 2 ·如申請專範圍第7項所述之方法， 二及第三電位分別為12V、〇ν及6V。 其中該第一及 ，其中該第一及 其中該第 其中該第 第 第 0467-6352tw;900002;vincent.ptd 第14頁