TW473932B - CMOS transistor on thin silicon-on-insulator using accumulation as conduction mechanism - Google Patents

CMOS transistor on thin silicon-on-insulator using accumulation as conduction mechanism Download PDF

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Description

47393； A7 B7 6814twf.doc/008 五、發明說明（I ) 本發明是有關於一種砂絕緣體（Silicon-on-Insulator， SOI)積體電路的製造方法，且特別是有關於一種在矽絕緣 體基底中形成互補式金氧半導體（(^0!11?161]161^17]\^&1-Oxide Semiconductor，CMOS)電晶體的方法。 矽絕緣體是一普遍的新技術，在矽絕緣體上所形成的 元件相較於在基體砂晶圓（Bulk Silicon Wafer)上之元件， 已展現出較佳的表現，這是因爲基體矽晶圓之元件具有先 天接面電容寄生的問題，而避免此問題的一個辦法就是在 絕緣基底上製造元件，由於可減少寄生電容，因此，矽絕 緣體技術對於一特徵尺寸，於電力之耗損與速度上可提供 較佳之表現。 然而，習知在矽絕緣體上形成CMOS電晶體仍然有許 多缺點，例如浮置-主體(Floating-Body)效應、糾結效應、 貧乏短通道效應、由基體電晶體配錯之啓始電壓等等…， 這些問題大多是因有一浮置主體所致，其因爲使主體區域 與一相反摻雜型態（比擬成源極與汲極）接觸較爲困難。 圖示之簡單說明： 第1圖所示，爲依照本發明一較佳實施例之在矽絕緣 體基底形成CMOS電晶體之製造方法剖面圖； 第2A圖至第2B圖所示，爲依照本發明一較佳實施例 之形成N通道電晶體在關或開的狀態期間示意圖； 第3A圖至第3B圖所示，爲依照本發明一較佳實施例 之形成P通道電晶體在關或開的狀態期間示意圖； 第4圖所示，爲依照本發明一較佳實施例之以一 n通 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 47393； 6814twf.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（>) 道與一 P通道電晶體形成之反轉器；以及 第5圖所示，爲第4圖之反轉器之電表現。 標記之簡單說明： 101 : N通道電晶體 103 : P通道電晶體 105 : P型基底 107 :隱藏氧化層 109 :矽層 111 :淺溝渠隔離區 113、119 :源極 115、121 :汲極 117 : N-主體 123 : P-主體 125 :閘極結構 127 :閘氧化層 401 :反轉器 實施例 請參照第1圖，爲依照本發明形成一 N通道電晶體101 與一 P通道電晶體103，N通道電晶體101與P通道電晶 體103形成在矽絕緣體之中，而矽絕緣體形成在一 P型基 底105上，一隱藏氧化層107形成在矽絕緣體之絕緣體部 分，一薄矽層109形成於隱藏氧化層107之頂端，而薄砂 層109之厚度約爲0.1//m，形成矽絕緣體之細節爲習知方 法，在此不再敘述。 5 (請先閱讀背面之注意事項再填寫本頁) · ϋ ϋ I l n n ϋ 一：aJ IBB MBS MW I MB·菌 #· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 473932 A7 6814twf.doc/008 B7 五、發明說明（》） 石夕層109中之淺溝渠隔離區（Shallow-Trench-Isolation， STI)結構111將N通道電晶體101與P通道電晶體103分 開，淺溝渠隔離區結構111是以習知技術形成。第1圖中 所顯示之電晶體101、103與習知在基體矽晶圓形成之互 補式金氧半導體相似，主要的差別在於電晶體主體（Body) 將摻雜成與電晶體之源極/汲極相同之摻雜型態。 對於N通道電晶體101，由N+區域形成源極113與 汲極115，並且延伸至隱藏氧化層107，此外，淺溝渠隔 離區結構111也延伸至隱藏氧化層107。接著，將在源極 113與汲極115之間的N-主體(N-Body)117摻雜成N型， 且主體1Π爲足夠輕之摻雜，以使越過薄矽層之主體117 是完全空乏的。而N通道電晶體101之主體117，如同源 極113與汲極115，將被淺溝渠隔離區結構111與隱藏氧 化層107完全隔離。 相同的，P通道電晶體103包括以P+區域形成之源極 119與汲極121，並且延伸至隱藏氧化層107。因此，P-主 體(P-Body)123將被淺溝渠隔離區結構111與隱藏氧化層 107完全隔離。接著，在源極113與汲極115之間的P-主 體123將摻雜成P型，且越過薄矽層109之P-主體123爲 完全空乏。 習知閘極結構125形成於電晶體101、103之源極與汲 極之間，閘氧化層127將閘極125與矽層109分開，習知 輕摻雜汲極(Light Doped Drain，LDD)區域亦可形成於電晶 體之中。 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · I I I l· I I I ^ > I I — — — — — — (請先閱讀背面之注意事項再填寫本頁) 47393； A7 B7 6814twf.doc/008 五、發明說明（4) 本發明之電晶體101與103與習知互補式金氧半導體 電晶體非常相似，除了與源極與汲極有相同摻雜型態之主 體區域117與123，且主體區域117與123是完全空乏。 在操作上，於閘極125上施加一 〇伏特電壓，因下層 之N-主體117與P-主體123是完全空乏，在電晶體之源極 與汲極之間將無電流流動，因此，電晶體爲關的狀態。當 一偏壓(正V。。於N通道電晶體101與負V。。於P通道電晶 體103)施加於閘極125，電晶體之主體將呈一累積模式’ 因此在源極與汲極之間有一大電流。 第2A圖至第2B圖，爲N通道電晶體之詳細說明， 在第2A圖中，施加一 0伏特電壓於閘極125,因N-主體117 是完全空乏的，因此在源極113與汲極115之間並無電流 流動。而N-主體117之摻雜濃度必須夠低，使閘極125爲 0伏特偏壓時，整個N-主體117可爲一完全空乏之狀態。 當在一空乏之狀態，越過N+源極113與N+汲極115之崩 潰電壓是依據源極與汲極間的主體117之長度而定。 請參照第2B圖，爲電晶體101在開的狀態。將閘極125 偏壓至Vee，使N-主體117之表面(直接在閘氧化層127下 面）開始累積電子，之後，因汲極115與源極113形成短路， 整個N-主體117將傳導電流。對於施加在閘極125之電壓 値而足夠累積N-主體117表面之電子，可定義成累積之起 始電壓(Vth，aee)。因電晶體101依賴N-主體117表面之電子 累積，因此電晶體101之型態屬於一”累積N型金氧半導 體電晶體"(Accumulation N-MOS Transistor)。 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝-----r---訂--------- (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 47393； A7 B7 6814twf.doc/008 i、發明說明（C ) 請參照第3A至第3B圖，提供一 P通道電晶體1〇3 ’ 在P通道電晶體103，定義一啓始電壓Vth，a。。爲一足夠大 之電壓以誘導P-主體123表面之電洞累積。第3B圖中’ 當一足夠量之電洞累積在P-主體123，電晶體1〇3將呈開 的狀態。當一 0伏特電壓施加於閘極125，主體123將呈 空乏之狀態如第3A圖所示。而當一負電壓-V。。施加於閘 極125，P-主體123則爲一累積之模式，通常Vee爲3_3伏 特，但亦可能爲2.5伏特或1.8伏特或者更低，主要是依 閘氧化層之厚度而定。 電晶體之源極與汲極間之距離將決定於開的狀態時所 有通道之電導，與在關的狀態時汲極所保持之電壓’電晶 體101、103之電壓-電流特性表現與習知反轉金氧半導體 相似，在施加一偏壓於閘極(Vg>Vth，aee)使電晶體在開的狀 態之後，汲極之電壓（Vg<Vd)將使汲極之電流增加，直 到接近汲極側面之累積開始消失。 電晶體101、103之啓始電壓Vth，aee可依照閘氧化層厚 度之改變、閘極電極124之功函數(Work Function)或主體 117、123之摻雜濃度而調整。一較特殊N通道電晶體101 之例子，閘極125之N型多晶矽摻雜可形成一較小Vth，aee(約 0伏特)，閘極125之P型多晶矽摻雜可形成一較大Vth ae。(約 1伏特），再者，倘若一金屬材質例如鋁或鎢用來當作閘極 電極125，啓始電壓Vth，aee爲接近0.5伏特，啓始電壓Vth acc 亦可以摻雜主體117與改變其濃度而稍微調整。相似的設 計敘述亦適用於P通道電晶體103。 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 0 ϋ ϋ n n n ϋ 訂---------· 經濟部智慧財產局員工消費合作社印製 47393 A7 經濟部智慧財產局員工消費合作社印製 6814twf.doc/008 -----五、發明說明（幺） 新型電晶體可利用與CMOS相容製程步驟在矽絕緣體 上製造，因此新型電晶體與習知電晶體可以一起製作。 電晶體101、103之優點如下··首先，主要載子之遷 移率較習知反轉型態電晶體大，這是因爲在接近主體1Π、 123表面之累積層有一低電場，因此，電晶體1〇1、103相 較於在基體矽晶圓中形成之反轉型電晶體有一較大之驅動 能力。再者，於操作中，有一較低之電場於氧化層，因此， 新元件之氧化層有較高之可信度是可以預期的。第三，電 晶體101、103之干擾程度較習知電晶體低，因電流主要 在一累積層中流動，因此新型M0S電晶體較適合於混合 訊號(Mixed-Signal)電路。 電晶體101、103之應用如第4圖所示，第4圖爲一反 轉器401，當閘極125之輸入電壓乂1較低時，N通道電晶 體101爲關的狀態而P通道電晶體103爲開的狀態，因此 輸出電壓V〇較高。而當閘極125之輸入電壓乂1較高時， N通道電晶體101爲開的狀態而P通道電晶體103關的狀 態’而使輸出電壓V〇較低，因此，以本發明之電晶體可 形成一反轉器。 延伸至其他邏輯組件單元之較簡單設計，一般邏輯電 路是在基體矽晶圓上形成反轉型電晶體，因此本發明不需 改變電路結構甚至設計，亦可非常容易的在矽絕緣體上製 造累積電晶體。第5圖爲第4圖之反轉器之電示意圖。 雖然本發明以一較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技術者，在不脫離本發明之精神 9 (請先閱讀背面之注意事項#|填寫本頁) g·. 裝 訂-------- % 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 473932 五、發明說明（")） 和範圍內，當可做些許之更動與潤飾，因此本發明之保護 範圍視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注音？事項再填寫本頁) 裝 訂--------- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐）

Claims (1)

  1. 47393； 6814twf.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1. 一種在矽絕緣體基底中形成CMOS電晶體的方法， 其中形成P通道電晶體的方法包括： 提供一半導體基底； 形成一絕緣層在該半導體基底上； 形成一半導體層在該絕緣層上； 形成一 P-主體於該半導體層上； 形成一閘極結構於該P-主體頂端，該閘極結構是由一 閘氧化層在下層與一導體層組成； 形成一 P+源極於鄰近該閘極結構之一第一邊緣；以 及 形成一 P+汲極於鄰近該閘極結構之一第二邊緣。 2. 如申請專利範圍第1項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該P-主體延伸通過該半導體 層至該絕緣層。 3. 如申請專利範圍第1項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該P+源極與該P+汲極延伸 通過該半導體層至該絕緣層。 4. 一種在矽絕緣體基底中形成CMOS電晶體的方法， 其中形成N通道電晶體的方法包括： 提供一半導體基底； 形成一絕緣層在該半導體基底上； 形成一半導體層在該絕緣層上； 形成一 N-主體於該半導體層上； 形成一閘極結構於該N-主體頂端，該閘極結構是由一 11 (請先閱讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 47393； 6814twf.doc/008 A8 B8 C8 D8 六、申請專利範圍 閘氧化層在下層與一導體層組成； (請先閱讀背面之注意事項再填寫本頁) 形成一 N+源極於鄰近該閘極結構之一第一邊緣；以 及 、形成一 N+汲極於鄰近該閘極結構之一第二邊緣。 如申請專利範圍第4項所述之在矽絕緣體基底中形 電晶體的方法，其中該N-主體延伸通過該半導 體層層。 6. 如^||專利範圍第4項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該Ν+源極與該Ν+汲極延伸 通過該半導體層至該絕緣層。 7. —種在矽絕緣體基底中形成CMOS電晶體的方法， 其中形成P通道電晶體的方法包括： 形成一 P-主體於一矽層； 形成一閘極結構於該P-主體頂端，該閘極結構是由一 閘氧化層在下層與一導體層組成； 形成一 P+源極於鄰近該閘極結構之一第一邊緣；以 及 形成一 P+汲極於鄰近該閘極結構之一第二邊緣。 經濟部智慧財產局員工消費合作社印製 8. 如申請專利範圍第7項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該P+源極與該P+汲極延伸 通過該半導體層至該絕緣層。 9. 如申請專利範圍第7項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該P-主體延伸通過該半導體 層至該絕緣層。 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 47393； 6814twf.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 10. —種在矽絕緣體基底中形成CMOS電晶體的方法， 其中形成N通道電晶體的方法包括： 形成一 N-主體於一矽層； 形成一閘極結構於該N-主體頂端，該閘極結構是由一 閘氧化層在下層與一導體層組成； 形成一 N+源極於鄰近該閘極結構之一第一邊緣；以 及 形成一 N+汲極於鄰近該閘極結構之一第二邊緣。 11. 如申請專利範圍第8項所述之在矽絕緣體基底中形 成C0MS電晶體的方法，其中該N+源極與該N+汲極延伸 通過該半導體層至該絕緣層。 12. 如申請專利範圍第8項所述之在矽絕緣體基底中形 成CMOS電晶體的方法，其中該N-主體延伸通過該半導體 層至該絕緣層。 13. —種矽絕緣體基底中之CMOS電晶體的結構，其中 P通道電晶體的結構包括： 一半導體基底； 一絕緣層，位在該半導體基底上； 一半導體層，位在該絕緣層上； 一 P-主體，位在該半導體層上； 一閘極結構，位於該P-主體頂端，且該閘極結構是由 一閘氧化層在下層與一導體層組成； 一 P+源極，位於鄰近該閘極結構之一第一邊緣；以 及 13 (請先閱讀背面之注意事項再填寫本頁) · 裝---- 訂---------
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 47393； 6814twf.doc/008 A8 B8 C8 D8 六、'申請專利範圍 一 P+汲極，位於鄰近該閘極結構之一第二邊緣。 (請先閱讀背面之注意事項再填寫本頁) 14. 如申請專利範圍第13項所述之矽絕緣體基底中之 CMOS電晶體的結構，其中該P-主體延伸通過該半導體層 至該絕緣層。 15. 如申請專利範圍第13項所述之矽絕緣體基底中之 CMOS電晶體的結構，其中該P+源極與該P+汲極延伸通 過該半導體層至該絕緣層。 16. —種矽絕緣體基底中之CMOS電晶體的結構，其中 N通道電晶體的結構包括= 一半導體基底； 一絕緣層，位在該半導體基底上； 一半導體層，位在該絕緣層上； 一 N-主體，位於該半導體層上； 一閘極結構，位於該N-主體頂端，且該閘極結構是由 一閘氧化層在下層與一導體層組成； 一 N+源極，位於鄰近該閘極結構之一第一邊緣；以 及 經濟部智慧財產局員工消費合作社印製
    一 N+汲極，位於鄰近該閘極結構之一第二邊緣。 &17.如申請專利範圍第16項所述之矽絕緣體基底中之 晶體的結構，其中該N-主體延伸通過該半導體層 至 。 申請專利範圍第16項所述之矽絕緣體基底中之 CMOS電晶體的結構，其中該Ν+源極與該Ν+汲極延伸通 過該半導體層至該絕緣層。 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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