TW466696B - Method to fabricate the self-aligned bit line - Google Patents

Description

4 6 6 6 9 6 五、發明說明（1) 發明之領域 本發明係提供一種於一半導體晶片上製作位元線 (bit-line)的方法，尤指一種製作可自我對準 (se 1 f-a 1 i gn)之位元線（b i t - 1 1 ne )的方法。 背景說明 動態隨機存取記憶體（dynamic random access memory， DRAM)是由數目魔大的記憶胞（meniory cell )所聚 集而成的》每一個記憶胞則是由一個金屬氧化物半導體 (metal oxide semiconductor，M0S)電晶體以及一個電容 器（capac丨tor)所堆疊串聯而成的。各個M0S電晶體以及電 容器係利用數條字元線（w 0 r d 1 i n e )與位元線（b i t 1 i n e ) 加以電連接，進而決定出各個記憶胞的位址。 記憶胞之電容元件的設計原理是於一半導體晶片上設 置兩電極層作為一上層場電極（field plate)及一下層儲 存電極（storage node)，其間設置一單胞介電層（celi dielectric layer)用來隔絕該兩電極層。當其中一個電 極層被施予電壓時，另一電極層便得以感應一相對應之電 荷值’藉以達到記憶或輸出資料的目的。而電容之下層儲 存電極（storage node)則是藉由形成於一點接觸（node c ο τι t a c t)作為電連接線，來與MO S電晶體之沒極（drain)電

五、發明說明（2) 連接，達成記憶單元的存取資料的功能。 為了提高DRAM的積集度，目前在製作DRAM之電容的下 層儲存電極時，大多利用轉接墊（landing pad)的方式來 製作該點接觸，以順利地將MOS電晶體與電容器或位元線 電連接起來。然而隨著半導體製程的進步，動態記憶體單 元的體積設計也越來越小，因此如何改善控制DRAM製程係 研發半導體製程時一個重要的課題。 請參考圖一至圖四’圖一至圖四為習知製作電容下層 儲存電極2 8的方法示意圖β如圖一所示，半導體晶片包 含有一基底12，一轉接塾16設於基底12表面，一第一石夕間 介電層1 4沉積於基底丨2與轉接墊1 6表面，二位元線1 8設於 i 第一 5夕間介電層1 4表面’用來傳輸資料，以及一第二夕間 i 介電層2 3沉積於二位元線1 8與第一介電層1 4表面。其中二 ! 位元線表面上另覆蓋有一金屬石夕化物（siiicide)層2〇, i 用來降低位元線1 8表面的接觸電阻。 : 如圖二所示，習知於半導體晶片10製作接觸洞2 6時， 是先於第二矽間介電層2 3之表面形成一光阻層2 4，然後利 用黃光（lithography)製程，於光阻層24中形成一孔洞25 以定義出接觸洞2 6的位置。接著利用光阻層2 4當作硬罩幕 | (hard mask)，進行一蝕刻製程，以沿著孔洞25垂直向下 I去除第二矽間介電層2 3與第一矽間介電層1 4直至轉接墊i!

第6頁 :5 69 6 ^ 五、發明說明（3) 的表面，使二位元線丨8與轉接墊1 6之間形成一接觸洞2 6。 如圖二所示，在去除光阻層2 4之後，隨後於半導體晶 片ίο表面均勻沉積一層摻雜多晶矽（doped p〇ly_siHc〇n) 層（未顯示）’並完全填滿接觸洞26，然後利用一回蝕刻 (etch back)或化學機械研磨（chemicai mechanicai pol i shi ng， CMP)製程來對該摻雜多晶矽層進行—平坦化 (planar iz at ion)製程，以使接觸洞26内之該摻雜多^矽 層的表面約略切齊於第二矽間介電層2 3，形成點接觸％ (node contact) 27° 最後如圖四所示，於半導體晶片1〇表面均勻沉積一層 非晶矽（a m 〇 r p h 〇 u s s i 1 i c ο η)層，並利用微影 (口[1〇1:〇1丨1;11〇8『3?1^)製程及蝕刻製程，以於接觸洞26上方 製作出一下層儲存電極（storage node) 28。隨後再進行 一半球狀顆粒結構（hemi-spherical grain, HSG)製程， 以增加下層儲存電極2 8的表面積。 然而如圖五所示’圖五為習知製作電容下層健存電極 2 8發生對偏的示意圖。在蝕刻該非晶矽層以製作下層儲存 電極2 8時，如果微影製程的定位不夠精準，則會發^對偏 (m i s a丨i gnm en t)的現象，使得接觸洞2 6内之掺雜多晶石夕層 (點接觸2 7)亦會隨著該非晶矽層的刻製程而受到侵敍，形 成co痕（recess) 29’造成後續在下層儲存電極2 §表面生

46669b 五、發明說明（4) 成ΟΝΟ (oxide-nitride-oxide)之單胞介電層時，凹痕29 内之摻雜多晶矽層2 7的0 N 0層將發生厚度不足的現象，進 而導致產品不良。此外，由於習知方法是先製作二位元線 1 8之後，接著才製作點接觸2 7，所以位元線1 8的線寬亦需 製作的較細，以避免在進行接觸洞2 6製程時發生對偏的現 象，但是線寬較小又會造成位元線1 8的阻值過高，影響傳 遞速度，甚至導致位元線1 8發生斷線的情形。 另外，由上述圖一至圖四所示的製程可知，在整個 DRAM之電容下層储存電極的製程中，必須應用兩次光罩來 進行微影製程，以分別定義出接觸洞2 6以及下電極層2 8的 位置。如此，不但先要形成一轉接墊，增加DRAM的製作成 本，而且隨著半導體製程的臨界尺寸不斷下降，每一次使 用微影製程定位的對準度亦隨之降低，嚴重影響半導體製 程的良率（yield rate)。 發明概述 因此本發明之主要目的在提供一種於一半導體晶片上 製作自我對準（361卜31411)位元線（13丨1；〜1丨116)的方法。 本發明之另一目的在提供一種於防止於一半導體晶片 上製作儲存電極（storage node)時發生對偏 (misalignmeni:)的現象 °

^ 6 6 69 6 五，發明說明（5) 在本發明的最佳實施例中，該半導體晶片包含有一矽 基底，複數條字元線（w 〇 r d 1 i n e )設於該砂基底上，以及 一第一介電層設於該半導體晶片表面並覆蓋於各該字元線 之上。本發明之製作方法是先於該第一介電層中形成複數 個切齊於該第一介電層表面的位元線接觸（b i t ~ 1 i n e contact)，接著於該半導體晶片表面形成一第二介電層， 並於該第二以及第一介電層中形成複數個切齊於該第二介 電層表面的點接觸（node contact)。隨後去除部分之該第 二介電層，以使各該點接觸之頂部凸出於該第二介電層表 面，然後於各該點接觸的頂部周圍形成一側壁子 (spacer)。然後利用各該點接觸之頂部以及側壁子當作硬 罩幕，於該第二以及第一介電層中形成複數個位元線，且 每一位元線底部均接觸有複數個該位元線接觸。最後再於 各該點接觸上方形成一儲存電極。 本發明主要利用不同的水平高度差異，使得蝕刻導電 層後除了形成位元線外，並利用殘留於較低水平區域的導 電層作為轉接墊。因此本發明可簡化製程步驟，並大幅降 低所需成本" 發明之詳細說明 請參考圖六至十五，圖六至圖十五為本發明製作位元

Sir

Λμ

J 466 696 五、發明說明（6) 線以及儲存電極的方法示意圖。如圖六所示，半導體晶片 60包含有一基底62、複數條字元線（word line) 6 4設於基 底62上，以及複數個M0S電晶體（来顯示）分別設於每一字 元線6 4内。其中，每一字元線6 4均係由一閘極氧化層 (gate oxide) 66、一掺雜多晶砂層67、一金屬石夕化物 (s i 1 i c i d e)層6 8以及一由氮碎化合物所構成之頂保護層 (c a p 1 a y e r ) 7 0所構成，而且各字元線6 4的側壁表面皆形 成有一襯氧化層（liner oxide) 72以及一由氣妙化合物所 構成之側壁子（spacer) 74。 如圖七所示，本發明方法是先進行一化學氣相沈積法 (chemical vapor deposition, CVD)，於半導體晶片 6 0表 面均勻沈積一由氧化矽所構成之第一介電層76，接著塗佈 (coating)—第一光阻層（未顯示）於第一介電層76之上， 並利用一第一黃光製程，以於該第一光阻層中定義出各位 元線接觸洞（bit-line contact hole) 7 8的圖案 (pattern) 0隨後利用該第一光阻層、頂保護層70以及側 壁子7 4當作硬罩幕（hard mask)進行蝕刻，以於第一介電 層7 6中形成位元線接觸洞7 8 ’直至基底6 2表面。 如圖八所示，在去除該第一光阻層之後，接著於半導 體晶片6 0表面形成一摻雜多晶矽（d 〇 p e d ρ ο 1 y s i 1 i c ο η)層 (未顯示），當作第一導電層來填滿位元線接觸洞7 8»隨後 進行一如化學機械研磨(chemical mechanical

第10頁 466696 五、發明說明（7) polishing，CMP)或回姓刻（etch back)等之平坦化 (planarization)製程，以於位元線接觸洞78中形成位元 線接觸（bit-line contact：) 88’且位元線接觸88的頂面 係約略切齊於第一介電層7 6表面。之後再利用一化學氣相 沈積法（CVD) ’於半導體晶片60表面均勻沈積一由氧化石夕 所構成之第二介電層89。 如圖九所示，塗佈一第二光阻層（未顯示）於第二介電 層8 9之上’並利用一第二黃光製程，以於該第二光阻層中 定義出各點接觸洞（node contact hole)的圖案 (pattern) °隨後利用該第二光阻層、頂保護層7〇以及側 壁子7 4當作硬罩幕進行蝕刻，以於第二介電層8 ^以及第一 介電層7 6中形成各該點接觸洞，直至基底6 2表面。然後去 除該第二光阻層，並於半導體晶片6〇表面形成一摻雜多晶 矽層（未顯示）’當作第二導電層來填滿各該點接觸洞，接 著進行一如化學機械研磨（CMP)或回蝕刻等的平坦化製 程，以於各該點接觸洞中分別形成一點接觸（n〇de contact) 91 ’且各點接觸91的頂面係約略切齊於第二介 :m Ϊ二其中，上述之各位元線接觸88以及點接觸91 表面s另可形成一金屬矽化物層（未顯示）， 元線接觸88以及點捿觸91的接觸電阻。用$降低各位 曰片二H Γ Γ ’進行一回蝕刻製程’以垂直去除半導體 aB片60表面之π分的第二介電層89，並使各點接觸η之頂

第11頁 466696 五、發明說明（8) 部凸出於第二介電層8 9表面。然後於半導體晶片6 0表面沉 積一氣石夕層（未顯示），接著利用一回姓刻製程，以於凸出 於第二介電層8 9表面之各點接觸9 1的頂部周圍側壁形成一 側壁子9 3。 接下來，利用各點接觸9丨的頂部以及其周圍之側壁子 9 3當作硬罩幕，來進行各該位元線的蝕刻製程，以避免各 該位元線對準度不佳（misalignment)的問題。同時為了解 說上的方便，圖十一至圖十四所顯示的製程示意圖係將圖 六至圖十所顯示之製程示意圖中的剖面結構進行9 0度的水 平旋轉，亦即延切線A-A方向的示意圖。 隨後如圖十一所示，於半導體晶片60表面形成一第三 光阻層（未顯示），接著進行一第三黃光製程，於該第三光 阻層中定義出各該位元線的圖案。然後利用該第三光阻層 的圖案當作硬罩幕，垂直向下蝕刻第二介電層8 9以及第一 介電層76，以於第一介電層76以及第二介電層89中形成位 元線溝渠（trench) 96，且每一位元線溝渠9 6底部均凸出 有複數個位元線接觸8 8。 如圖十二所示，在去除該第三光阻層之後，接著依序 於半導體晶片6 0表面形成一由氮化鈦（t i t a n i Li m n i t r i d e， TiN)或鈦鶴合金（TiW)所構成.之阻障層（barrier layer) 97，以及一鶴（tungsten, W)金屬層95’當作第三導電

第12頁 466696 五、發明說明（9) —-------- 進行一回姓刻製S s去除邹分之阻障層97以及姨 5 9'以使殘餘之=障層97以及鶴金屬層化的 略切齊於各位元線接觸8 8頂部，形占二_ 鈦（TiN)或鈦鎢合金（TiW)所檯占少β位兀線。其中由氮化 作黏著層（glue 133/"6〇以提^ 且障層97’更可用來當 或其他材質間的附著力，而二彳二之嫣金屬層9 5與介電層 矽、金屬矽化物或鋁、銅笨二一導電層亦可由摻雜多晶 寸I屬所構成。 如圖十三所示，隨後再於 矽層9 9，用來避免後續所开，士 + V體a日片6 0表面形成一氮 斑各該位元線發生短路。儲存電極（St〇rage node) yfo表面均勻沈積一由氧十四所示，於羊導體晶 位元線溝渠⑽，斤構成之第三介電層101來 填滿ί八Φ靥〗0 1以另*支利用一平坦化製程來去除部分 之第ί ;丨赍js 1 (Πέή # ^矽層99，以使半導體晶片60表面 之第二介 曰 ‘ 約略切齊於各點接觸91的頂部。 最後ί ::::不：於半導體晶片6 °表面形成-由非 晶矽或多= ^第四導電層（未顯示），接著於該第 四導電層表你第四光阻層（未顯示），然後進行一第 四黃光製程四光阻層中定義出各該儲存電極的圖 案。隨後以層的圖案當作硬罩I，蝕刻該第四 導電層直至7 "層1 0丨表面，以於各點接觸9 1上方形 成儲存電極1〇2。

4 6 6 6 9 6 五、發明說明（ίο) ~~-—-- 由於本發明是先利用無邊界接觸洞（b〇rderUss contact)的架構，來縮短位元線接觸洞82與各字元線 間的距離，以增加半導體晶片的可利用面積’同時避免J 生對偏的現象。接著再於所形成之點接觸9丨的周圍側壁表 面形成一側壁子93 ’以使後續在進行位元線溝渠96的蝕刻 製程時，可利用點接觸9 1頂部以及側壁子9 3保護層8 6當作 硬罩幕’來消除該微影製程發生定位不夠精準所導致的對 偏現象’進而能使各位元線與點接觸9丨至少相距一側壁子 9 3寬度以上的距離，避免接觸短路。如此，甚至可改變設 计規則（design rule)，而將先形成的點接觸η製作成一 較大直複的尺寸，以避免高寬比（aSpect rati〇)較大之接 觸洞的蝕刻或填洞不易的問題，省卻習知製裎中不可或缺 的轉接墊1 6。 此外’點接觸9 1頂部表面亦可再形成一金屬矽化物 層’以在進行儲存電極1 〇 2的蝕刻製程時，用來當作該微 影製裎的蝕刻保護層，提高該蝕刻製程的對準容忍度’以 避免該微影製程發生定位不夠精準所導致的對偏現象’進 而防止在蝕刻該第四導電層時，同時侵蝕點接觸91頂部之 播雜多晶矽層，形成凹痕。 纪 相較於習知製程，本發明方法不但能有效避免各該微 影製裎發生定位不夠精準所導致的對偏現象，而真更可利 用點接觸9 1頂部以及形成於點接觸9 1的周圍側壁的側壁子

第14頁 五、發明說明（11) 9 3，來自動對準各該位元線或藉以加大各該位元線的線 寬，減小電阻、提高電流傳遞速度。此外，本發明方法更 有簡化位元線以及儲存電極製程、提高各該蝕刻製程的錯 置容忍度（misalignment tolerance)以及增加半導體製程 良率的優點。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。

第15頁 ^696 圖式簡單說明 圖示之簡單說明 圖一至圖四為習知製作電容下層儲存電極的方法示意 圖。 圖五為習知製作電容下層儲存電極發生對偏的示意 圖。 圖六至圖十五為本發明製作位元線以及儲存電極的方 法示意圖。 圖示之符號說明 10、60 半 導 體 晶 片 12、 62 基 底 14 第 ^ 矽 間 介 電 層 16 轉 接 墊 18 位 元 線 20 金 屬 矽 化 物 層 23 第 二 矽 間 介 電 層 24 光 阻 層 25 洞 26 接 觸 洞 27 > 91 點 接 觸 28、 102 下 層 儲 存 電 極 29 凹 痕 64 字 元 線 66 閘 極 氧 化 層 67 摻 雜 多 晶 矽 層 70 頂 保 護 層 74、 ,93 側 壁 子 76 第 — 介 電 層 78 位 元 線 接 觸 洞 82 第 — 導 電 層 88 位 元 線 接 89 第 1- 介 電 層 95 鎢 金 屬 層 96 位 元 線 溝 渠 97 阻 障 層

第16頁 /16 6 6 9 6 圖式簡單說明 99 氮矽層 101 第三介電層 1 0 2 儲存電極

Claims (1)

1. 5 6 6 9 6 六、申請專利範圍 1. 一種於一半導體晶片上製作自我對準（self-align)位 元線（b i t 1 i n e )的方法，該半導體晶片包含有一矽基底， 複數條字元線（word i ine)設於該矽基底上，以及一第一 介電層設於該半導體晶片表面並覆蓋於各該字元線之上， 該製作方法包含有下列步驟： 進行一第一蝕刻製程，於該第一介電層中形成複數個 位元線接觸洞（bit-line contact hole); 於各該位元線接觸洞中填滿一第一導電層，形成各該 位元線接觸（bit-line contact)，且各該位元線接觸的頂 面約略切齊於該第一介電層表面； 於該半導體晶片表面形成一第二介電層； 進行一第二蝕刻製程，於該第二以及第一介電層中形 成複數個點接觸洞（η 〇 d e c ο n t a c t h ο 1 e ); 於各該點接觸洞中填滿一第二導電層，形成各該點接 觸（node contact)，且各該點接觸的頂面約略切齊於該第 二介電層表面； 進行一回蝕刻製程，去除部分之該第二介電層，以使 各該點接觸之頂部凸出於該第二介電層表面； 於凸出於該第二介電層表面之各該點接觸的頂部周圍 側壁形成一第一側壁子（s p a c e r ); 進行一第三蝕刻製程，於該第二以及第一介電層中形 成複數個位元線溝渠（t r e n c h)，且每一位元線溝渠底部均 凸出有複數個該位元線接觸； 於各該位元線溝渠中填入一第三導電層，形成各該位

   第18頁 466596 六、申請專利範圍 元線，並使各該位元線的頂面約略切齊於各該位元線接觸 的頂面；以及 於該半導體晶片表面形成一第三介電層，並填滿各該 位元線溝渠。 2. 如申請專利範圍第1項之方法，其中該第一導電層以 及該第二導電層均係由一摻雜多晶矽（doped ρ ο 1 y s i 1 i c ο η )所構成 ° 3. 如申請專利範圍第2項之方法，其中該第一導電層以 及該第二導電層均另包含有一第一金屬矽化物（silicide) 層，設於該摻雜多晶矽之上。 4. 如申請專利範圍第1項之方法，其中該第一側壁子係 由一氮石夕化合物所構成。 5. 如申請專利範圍第1項之方法，其中該第三介電層係 由一氮碎層以及一矽氧層下、上堆疊所構成。 6. 如申請專利範圍第5項之方法，其中在形成該第三介 電層之後，該方法另包含有下列步驟： 進行一平坦化（planarization)製程，去除部分之該石夕氧 層以及該氮矽層，以使殘餘之該第三介電層表面約略切齊 於各該點接觸頂部之該第二導電層；以及

   第丨9頁 4 6 6 6 9 6 六、申請專利範圍 於各該點接觸上方形成一健存電極（storage node)。 7. 如申請專利範圍第1項之方法，其中該第三導電層係 由摻雜多晶矽、金屬矽化物或金屬所構成。 8. 如申請專利範圍第1項之方法，其中每一字元線均係 由一閘極氧化層（g a t e ο X i d e )、一摻雜多晶石夕層、一第二 金屬矽化物層以及一頂保護層所構成，而且各該字元線的 側壁表面皆形成有一第二側壁子。 9. 一種於一半導體晶片上製作位元線以及儲存電極的方 法，該半導體晶片包含有一矽基底，複數條字元線設於該 矽基底上，以及一第一介電層設於該半導體晶片表面並覆 蓋於各該字元線之上，該製作方法包含有下列步驟： 進行一第一钮刻製程，於該第一介電層中形成複數個 位元線接觸洞； 於各該位元線接觸洞中填滿一第一導電層，形成各該 位元線接觸，且各該位元線接觸的頂面約略切齊於該第一 介電層表面； 於該半導體晶片表面形成一第二介電層； 進行一第二蝕刻製程，於該第二以及第一介電層中形 成複數個點接觸洞； 於各該點接觸洞中填滿一第二導電層，形成各該點接 觸，且各該點接觸的頂面約略切齊於該第二介電層表面；

   第20頁 六、申請專利範圍 進行一回蝕刻製程，去除部分之該第二介電層，以使 各該點接觸之頂部凸出於該第二介電層表面； 於凸出於該第二介電層表面之各該點接觸的頂部周圍 側壁形成一第一側壁子； 進行一第三蝕刻製程，於該第二以及第一介電層中形 成複數個位元線溝渠，且每一位元線溝渠底部均ώ出有複 數個該位元線接觸； 於各該位元線溝渠中填入一第三導電層，形成各該位 元線，並使各該位元線的頂面約略切齊於各該位元線接觸 的頂面； 於該半導體晶片表面形成一第三介電層，並填滿各該 位元線溝渠； 於該第三介電層表面形成一第四導電層； 於該第四導電層表面形成一光阻層；以及 進行一黃光製程，於該光阻層中定義出各該儲存電極 的圖案； 以該光阻層的圖案當作硬罩幕，蝕刻該第四導電層直 至該第三介電層表面，以於各該點接觸上方分別形成各該 儲存電極。 1 〇.如申請專利範圍第9項之方法，其中該第一導電層以 及該第二導電層均係由一摻雜多晶矽所構成。 11.如申請專利範圍第1 0項之方法，其中該第一導電層以

   第21頁 6 6 6 9 6 六、申請專利範圍 及該第二導電層均另包含有一第一金屬矽化物層，設於該 推雜多晶石夕之上。 1 2.如申請專利範圍第9項之方法，其中該第一側壁子係 由一氮矽化合物所構成。 1 3.如申請專利範圍第9項之方法，其中該第三介電層係 由一氮碎層以及一碎氧層下、上堆疊所構成。 1 4.如申請專利範圍第1 3項之方法，其中在形成該第三介 電層之後，該方法另需進行一回蝕刻（etch back)製程， 以去除部分之該矽氧層以及該氮矽層，並使殘餘之該第三 介電層表面約略切齊於各該點接觸頂部之該第二導電層。 1 5.如申請專利範圍第9項之方法，其中該第三導電層係 由摻雜多晶矽、金屬矽化物或金屬所構成。 1 6 .如申請專利範圍第9項之方法，其中每一字元線均係 由一閘極氧化層、一摻雜多晶矽層、一第二金屬矽化物層 以及一頂保護層所構成，而且各該字元線的側壁表面皆形 成有一第二側壁子。

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