TW465185B - Timing optimization in presence of interconnect delays - Google Patents
Timing optimization in presence of interconnect delays Download PDFInfo
- Publication number
- TW465185B TW465185B TW089107892A TW89107892A TW465185B TW 465185 B TW465185 B TW 465185B TW 089107892 A TW089107892 A TW 089107892A TW 89107892 A TW89107892 A TW 89107892A TW 465185 B TW465185 B TW 465185B
- Authority
- TW
- Taiwan
- Prior art keywords
- delay
- buffer
- long
- wiring
- long line
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Description
經濟部智慧財產局員工消費合作社印製 465185 五、發明説明(/ ) 本發明係關於一種數位邏輯設計系統。尤其是•本發 明係關於自動化的數位邏輯合成和配置系統· 相關技術背景 供用於積體電路設計和類似者之先前技術的電腦輔助 設計(CAD)系統利用提供一組執行於數位電腦上的軟體工具 給予使用者而提供設計上之協助。先前的技術中,在一般 的CAD系統上設計積體電路的程序是使用不同的軟體工具 以許多分離步驟而完成· 首先,樓體電路之分解圖被互動地输入以產生積體電 路元件以及他們互相連接之數位表示。這種表示起初可以 是一種硬體說明語言|例如Verilog,並且接著被轉化成爲 一組利用預先設計功能區塊說明的暫存器傳送位準(RTL) · 例如記億體和暫存器之描述。這可能採用被稱爲網路列表 之一種資料結構形式* 接著,一組邏輯編輯器接收網路列表,並且使用構件 料庫,將所有佈局、確認以及模擬所需要的資訊放置在針 對這些功能而被最佳化之格式的物件檔案。 之後,一組邏輯核對器檢査分解圖中之設計錯誤’例 如被連接在一起之多重輸出、超載之信號通道,等等’並 且如果在任何此類的設計問題存在時產生錯誤指示。在許 多情況中,1C設計者不適當地連接或者不適當地將贲際的 物體安置於一組或多組胞體內。在這情況中’ 1C設計者將 被示知這些錯誤以使佈局胞體被修正以便進行他們適當的 邏輯操作。同時,確認程序檢査手工佈局胞體以決定是否 本紙張尺度適用中國固家標率(CNS ) A4规格(2丨0X297公釐) ---,---,------裝------訂------線 (請先Mi*背面之注意事項再填寫本頁) \ A7 ΒΊ_ 五、發明説明(乙) 多數個設計法則被注意到□設計法則被提供給積體電路設 計者以確保一組件可被以較大產量製造。大多數設計法則 包含數以百計的參數並且,例如,包含在金藺線之間的間 隙、在基片中擴散區域間之間隔、確保適當的接觸而不會 有電氣短路的導電區域之尺寸、導電區域之最小寬度、墊 片大小,以及顔似者。如果違反設計法則之行爲被辨識’ 則1C設計者將被示知這違反行爲以便1C設計者可適當地更 正胞體,而使胞體依據其設計法則。 接著,CAD系統之使用者使用一組模擬訓練裝置而預 備將被應用於積體電路模擬模式表示真正的輸入値之一組 向量列表。這種表示被轉化成爲—種最適合於模擬之型式。 這積體電路之表示接著被模擬器所操作,其產生與被施加 相同輸入之真正電路的反應類比之數字输出。使用者可利 用觀看模擬結果決定在表示電路完成時表示電路是否會正 常運作》如果不,他或者她可以重新編緝横體電路之分解 圖,重新編輯並且重新模擬。這程序被反覆地執行’直至 使用者認爲積體電路設計正確爲止》 接著,人類1C設計者將一組胞體程式庫以及行爲模式 做爲邏輯合成工具的輸入。行爲電路模式一般是在記憶體 中的一種檔案,其非常相似於—組電腦程式。行爲電路模 式包含邏輯地定義積體電路操作之指令°邏輯合成工具接 收來自行爲電路模式之指令以及來自程式庫之程式庫胞體 作爲輸入。合成工具將來自行爲電路模式之指令映射至來 自程式庫之一組或多組邏輯胞體以將行爲電路模式轉換爲 5 本紙張尺度適用中國國家樣準(CNS ) Α4規格(210X297公釐) I 1111 訂— 111 線 (請先Mi*背面之注意事項再填寫本頁) Μ濟部智慧財產局員工消費合作社印製 4 6518 Γ A7 — 、 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(今) 具有互連胞體之閘分解網路列表。閘分解網路列表是一種 具有互連暹輯胞體之資料庫,其依據行爲電路模式指令進 行邏輯功能。一旦閘分解網路列表被形成,則它被提供至 一個位置和路由工具。 位置和路由工具被使用以存取閘分解網路列表和程式 S胞體以便將閘分解網路列表之胞體以二維形式的方式安 置在積體電路晶圖周園之表面區域內》位置和路由步驟之 輸出是指示閘分解網路列表內所有的柵門/胞體之佈局互連 以及二維1C實際配置的一組二維實際設計楢案。 互連延遲由於兩組理由對深度次微米技術而言是重大 的問題:當技術調整時I特性尺寸被收縮》在這種縮小時 閘電阻和電容的調整比互連電阻和電容的調整更佳。進一 步地 > 雖然局部的互連長度被縮短*廣域互連和長線路之 長度在晶片尺寸增加時被增加。由於互連延遲與接線長度 的平方成比例•這將是在晶片之整體時序的一種主要衝擊。 緩衝器插入和接線置度是管理互連延遲的兩組主要工具》 其中,緩衝器插入提供由於信號再產生(除了任何利用抵補 反相器的交談減少之外)所引起之減低交談危險的可能性。 在深度次微米技術中,互連延遲可佔多達總共延遲的 80% «互連延遲與接線長度平方成比例。結果,長線路在設 計高性能晶片中是重要的問題,因爲長線路長度與技術調 整成二次式的增加"緩衝器插入和接線童度是管理互連延 遲的兩組主要工具。 除接線長度外,互連延遲是各種技術參數 '網路拓樸、 6 本紙張尺度適用中國國家標準(CNS > A4规格(21〇x297公釐) {請先閱讀背面之注意事項再填寫冰頁 -裝_ ,17 線 經濟部智慧財產局員工消費合作·社印製 A7 B7 五、發明説明(4 ) 源極以及汲極參數等等之函數。互連延遲之正確架構和使 它最小化的最佳緩衝機構可能非常複雜。因爲這些參數許 多是取決於特定網路例,在緩衝具有數萬條長線路的設計 時複雜度分析/緩衝策略將具有有限之實際用途。 本發明考慮先前技術的上述問題•並且本發明之第一 目的在於提供允許在長線路存在時精確的接線延遲預測之 一組接線延遲模式。延遲評估考廉緩衝在延遲上之影響。 模式在一些假設之下是正確的並且在較普遍的情況中是一 組良好的推理性近似値。 本發明之進一步目的在於提供在一些假設之下導出長 線路中之最佳緩衝距離和最佳緩衝器尺寸的一種方法。這 些公式同時也是在較普遍的情況中良好的推理性近似値。 本發明之另一目的在於提供允許配置演算法考慮長線 路之緩衝對於延遲和電容的影響而不需實際地在設計中加 入緩衝器之使用延遲模式的一種方法。 更進一步的目的在於提供最佳緩衝距離和最佳緩衝器 尺寸的設計獨立性可被使用以有效地緩衝長線路之一種方 法。這策略同時也可在配置時被應用於配置·最佳化流程中 以製作被提議的延遲模式評估之延遲和電容》 本發明更進一步地目的在於提供接線延遲是接線長度 和接線寬度以及間隔之函數的一種延遲模式。這公式可被 使用以折衷長度對接線寬度及/或接線間隔以達成目標延 遲。 本發明之另一目的在於提供可被使用以在配置·最佳化 7 本紙張尺度適用中國國家標準(CNS > Α4規格(210Χ297公釐) I I I I I I 裝— I I I I 訂— I I I I 線 (請先閱讀背面之注意ί項再填本頁) 經濟部智葸財產局員工消費合作社印製 和式 寸模 尺被 線而 接數 的參 予RC 給庫 所式 何程 任用 供使 提可 於遲 在延 的的 目線 I 接 另衝。 之緩術 明佳技 發最種 本之一 隔的 間化 4β5ί 05 Α7 Β7 五、發明説明(s) 流程中之任何步驟預測接線延遲的一種延遲模式。這延遲 可接著利用在接線長度改變時變化接線寬度和間隔而在其 餘的流程中被保持固定。 本發明之更進一步地目的在於提供利用改變接線竄 度、間隔或者長度而製作所需的接線延遲以符合目標步驟 延遲(驅動閘延遲+接線延遲)之一種延遲模式。給予一組固 定配置,這可被使用以在電路中平衡快速/慢速閘延遲。這 可增加閘量度演算法之彈性。 本發明之另一目的在於提供在設計中選擇目標接線延 遲的一種演算法。此演算法可配合閘置度/¥延遲選擇演算 法而被應用以折衷閘和接線延遲以及相關的面積/路由擁擠 度。這些目標延遲接著利用變化接線寬度和間隔而被達成。 如果沒有滿足時序限制之接線延遲的組合,電路無法在所 給予的閘尺寸選擇中符合時序》這可在配置流程中被使用 爲一組時序檢査點。 本發明之另一目的在於提供將最佳緩衡距離結果與先 前的緩衝器插入使用動態規劃工作組合之一種緩衝演算 法。 本發明的另一目的在於提供固定接線延遲配匱·最佳化 流程使用上述結果和演算法以保持線路延遲的固定之一種 方法。 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210X297公釐) ---'------\--裝------訂------線 (請先閱讀背面之注項再填寫名頁) 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明説明(6 ) 本發明之更進一步目的在於提供可有效地緩衝非常大 電路設計以及設定尺寸/空間並且不需實際地在設計中加入 緩衝器即允許將緩衝效應模式化之一種技術》 本發明之進一步目的在於提供經由緩衝,而使非最佳 化接線之接線延遲長度線性化地*而非二次式地增加的一 種技術。 本發明之另一目的在於提供經由緩衝和接線量度/間隔 而使接線延遲無關於其長度地增加,而非二次式地取決於 非最佳化接線之一種技術。 上述目的是依據本發明之論點利用在具有任意數目的 相同間隔之單一尺寸緩衝器的長線路緩衝器之情況中提供 最佳緩衝之一種策略而被達成。使用這方法,一種簡單但 是有效的技術被推薦以預先選擇緩衝器尺寸並且決定良好 的相互緩衝距離,因此引動快速,有效的緩衝器插入。分 析同時也允許將長線路的延遲以長度和緩衝器以及接線寬 度之簡單函數而代表。依據這方法,一種新穎的固定接線 延遲方法被提出,其中被提出的接線延遲模式在設計程序 初期被使用於相當精確的接線延遲之預測並且這些預測稍 後經由緩衝器插入和接線量度而被達成。 本發明提供在具有任意數目的相同間隔單一-尺寸緩衝 器之無限長線路緩衝器情況中最佳的緩衝策略。實際上, 這技術可被使用以預先選擇緩衝器尺寸並且決定良好的相 互緩衝距離,因此允許快速,有效的緩衝器插入。 長線路導致的延遲可被表示爲長度之線性函數。依據 9 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) ---------装------、訂------^ (請先Μ讀背面之注意ί項再填寫本萸> 46518b A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(7 ) 這方法·一種新穎的固定接線延遲方法可被產生,其中被 提議的接線延遲模式在設計程序初期被使用於相當精確的 接線延遲之預測並且這些預測稍後經由緩衝器插入和接線 量度而被達成。 本發明先處理在具有任意數目、相同間隔之單一-尺寸 緩衝器的無限地長線路緩衝器情況中之上述問題。使用這 方法,一種簡單但是有效的技術被提議以預先地選擇緩衝 器尺寸並且決定良好的相互緩衝距離,因此引動快速、有 效的緩衝器插入。此處提供的分析同時也允許將長線路的 延遲以長度和緩衝器以及接線寬度之簡單函數而代表=依 據這方法,一種新穎的固定接線延遲方法被提議的•其中 被提議的接線延遲模式在設計程序初期被使用於相當精確 的接線延遲之預測並且這些預測稍後經由緩衝器插入和接 線量度而被達成。 圖形之摘要說明 本發明之這些以及其他的目的、特點*和優點將可配 合於附圖從下面較佳實施例的詳細說明而更容易了解·其 中: 第1圖是一組閘和其負載之分解圖: 第2圖是一組被輸入驅動並且驅動一組負載之閘的分解 圖: 第3圖是一組緩衝2-接腳網路之分解圖:以及 第4圖是一組緩衝長線路之分解圖。 較佳實施範例之詳細說明 ----------.--裝------訂----11線 {請先W讀背面之注意事項再填寫冰頁) 10 本紙張尺度適用中國國家橾隼(CNS > A4規格(2丨0X297公釐} A7 B7 經濟部智惡財產局員工消費合作社印製 五'發明説明(δ ) 如本技術中所習知,邏輯出力之理論將經由驅動電容 性負載20之簡單邏辑閘1〇,如第1圖所展示,的延遲Dg,,, 表示爲: ^gate ~ T{,Sgate^gate ^ Pgate ) { 1) 其中gg·,·是閘的邏輯出力,\,,。是電氣出力以及pg,,,是 閘的本質延遲。7:是技術常數,被定義爲不具本質延遲的 理想反相器驅動另一理想反相器之延遲。 邏輯出力ge,te代表閘的計算複雜性並且測量目前驅動 和具有相同输入電容的理想反相器比較之下的差量•它將 閘的特性時間常數(輸出電阻和輸入電容之積)與反相器的特 性時間常數比較。邏輯出力是電晶體互連之拓樸的函數, 但不是電晶體尺寸的函數,並且被定義爲: _ 及 gate_min Cgate_min (2) 茗 gate = T, Λίην_ιηίη ^ invmin 其中gate-min代表最小尺寸開並且inv-min代表最小尺 寸反相器= 電氣出力是負載電容對於輸入電容30之比率並且 取決於電晶體尺寸。\,,,被定義爲: (請先Μ讀背面之注意事項再填寫本頁) -裝. 丁 -* 本紙張尺度適用中國國家標準(CNS Μ4规格(210X2^7公;βΠ 4 S5 1 B 5 a? B7 五、發明説明(9) ha^ = C,,
On (3) 其中Cu,d是所給予網路中的閘之負載電容2〇,並且c,n 是輸入電容30 = 寄生延遲pglt,主要是由在最小尺寸閘之输出的源極/吸 極擴散電容cdiff_„in所引起的·它取決於佈局幾何形,但是 無關於尺寸: 夕gate ^gatemin ^diffinin ^inv min^inv min (4) 接著,考慮如第2圖所展示具有源閘40和汲閘50被以一 組2-接腳網路60連接之電路中的步驟。 從源閘40之輸入接腳至汲閘50的輸入接腳之步驟延遲 的近似値可利用結合源閘延遲(如上述邏輯出力理論所給予) 和接線延遲(如同在技術中習知之Elmore延遲模式所計算)而 被得到。接著,如果網路60不被緩衝,則延遲De被定義爲: ----------.--裝------訂------線.-J! (請先Μ讀背面之注意事項再填窍本頁) 經濟部智慧財產局8工消費合作社印製 A) C sj + CWL 8 so ~ + Pso ^so RJ^ + Csi" (5) 其中L是網路60的長度,11„和(^是每單元長度互連電阻 和電容,Rs。和L。是源閘驅動器40電阻和輸入電容,Csi是汲 12 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 五、發明説明(/C?) A7 B7 閘50輸入電容,g,。是源閘4〇的邏輯出力,Pt。是源閘4〇之寄 生延遲以及r是技術常數•該注意的是由源閘驅動器40電 阻將汲閘50輸入電容充電而產生的延遲被包含於邏輯出力 延遲中並且因此被從Elmore延遲項目省略。 在如第7圖所展示具有一組緩衝器70放置在源閘40和汲 閘50之間半途之網路的情況中,延遲D,是利用相加由源閛 至緩衝器以及由緩衝器至汲閘的兩組步鞣延遲而被獲得 的:
Sso
Cso - + Pso —Pb (6) 其中心和<^是緩衝器驅動器電阻和輸入電容並且Pb, 緩衝器70之本質延遲。 相似地,在如第4圖所展示具有k相同間隔相同-尺寸緩 衝器70之網路60的情況中,由源閘40至汲閘50的總共步驟 延遲是被k+Ι步揉延遲之總和所給予: C + - ---------^------π------0 {請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
Cb ·— Pso W2 k +Cil + 13
Ch (7) 本紙張尺度適用中國國家揉準(CNS ) Α4洗格(210X29*7公釐)
465 1 B A7 B7五、發明説明(// ) 經濟部智慧財產局員工消費合作社印製 4={ V ^so J \ H) y (8) 其中Lk = L/(k + l)是在緩衝器70之間的距離。 因爲接線延遲依據接線長度的平方而變化,緩衝器插 入可利用將一組長接線片段之延遲分割爲兩組或更多的小 片段而減低接線延遲。但是1加入一組緩衝器70將把緩衝 器延遲加至整體步驟延遲。因此,在被加入的緩衝器7〇之 數目和整體步驟延遲之間有一折衷令w_>p,代表在給予的步 驟中之最佳尺寸緩衝器和最小尺寸緩衝器之寬度的比率並 且k。^代表在給予步驟中緩衝器70的最佳數目。淸楚地,kep, 取決於被塞入之緩衝器70的尺寸,因爲緩衝器70的閘延遲 和片段之接線延遲取決於1^和Cb。 接著,考慮具有任意數目的相同間隔之相同尺寸緩衝 器70的上述2-接腳網路60 ·其中汲閘50和源閘40被設定尺 寸以使汲閘50的輸入電容和源閘40之驅動電阻和緩衝器70 的輸入電容和驅動電阻相同。令L、R。,C。· ϊ· ' Ρβ、11„以 及C„代表上面所定義之參數•同時 > 也令被塞入網路之緩 衝器70的數目爲k,k = 0,丨,丨,kS〇。令Rs。、Cs。、Cs, · g,。以及 ps。如先前所定義 '進一步地 1 Rb = R,D ’〔〇 = (:“ ’ g>(>= l。 由方程式(1), {請先閲诗背面之注意事項再填寫才黃) 本紙張尺度適用中國國家標準(CNS ) A4洗格(2丨0X297公釐) 五、發明説明(β ) A7 B7
Dk = ^gso Cb +cCw^-^j + + £^L+Pbj+M^±+kRwCbLi +Ru'Cs,Lk (9) 重新配置後
Dk =(k+iy(l + ^ + Pb) + ^^- + (k + \)RwCbLk
Cb 2
^ Z?A = fr + lU 1 + pb\+ R:f, wLX + (RbCw + RwCb )L
Cb 2(k + l) k ,/i . \ frt ^ ^ ^w^w^k~ ^ ( =>^7- = r(l + /¾)----和一=-=--.__.., >1汲 2(Jt + l)2 dk2 2(jt + l)3 (10) k。,,,延遲被最小化時緩衝器70的數目•接著被定義爲 昏。〜-J35 (11) 最佳緩衝器間之間隔被定義爲
L kopt l2r(i + Pb) KCw (12) 裝 t— 訂 _ 線 (請先K讀背面之注意事項再填寫本頁) 經濟部智慈財產局員工消費合作社印製 最佳延遲被定義爲: ^2RwCwt(\ + pb)· £wcb (13) 因爲R。和h是最小尺寸緩衝器的驅動器電阻和輸入電 15 本紙張尺度適用中國國家標準(CNS )八4規格(210X29*7公釐) 465185 A7 _ B7 五、發明説明(/3 ) 容’如果w是此處所使用之緩衝器70和最小尺寸緩衝器的寬 度之比率,RfRc/W並且Cb = wC0。 延遲接著被定義爲:
Dk = L dw ^j2RwCwr(l + ^ ) + —^ + wRwC0 cb和鸟=今>〇 w2C0 dw1 (14) 緩衝器70的最佳尺寸接著被定義爲 dDk „ fie~ δνν ^lV〇pt1 w
RWCV 05) 因爲1^ρ,是與w無關並且W(ip,與k無關,上述兩-變數的分 析是一致的。因此,在邏輯出力和E丨more延遲模式之下由 源閘40之輪入至汲閘50的輸入之延遲在被塞入之緩衝器70 的數目是 hpt = 2r(l +办) -------- ---裝------訂------線 (請先Kif背面之注意事項再填寫本頁) 經濟部智慧財4局貞工消費合作社印製 並且各緩衝器70是 ^opt TC.
/?WXV 倍大於最小被定尺寸緩衝器時被最小化 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(/4 ) A7 B7 因爲上述之最佳延遲公式是針對於k。^ 20,亦即,L2 LkDp,,具有上述緩衝限制之2-接腳網路60的接線延遲可依據 由(1)·並且利用將方程式(]5)代入方程式(13)而被模式化: 1+. CWL Cb+Pb + R^CWL + RWC^L +- fCwL2 ij<'Lkopl (1 6)
Dk = LfiwCw {j2r(l + pb) + 2C〇 V?) SLk〇M (17) 由上述推導,可得知方程式(16)和(17)中的延遲模式對 於具有任意數目相同間隔相同尺寸緩衢器70並且具有汲閘 50和源閘40的尺寸被設定爲和緩衝器70输入電容和驅動電 阻相同之2-接腳網路60而言是正確的。進一步地·方程式(16) 和(丨7)中的延遲模式對於具有任意數目相同間隔相同尺寸緩 衝器70並且具有汲閛50和源閘40的尺寸被設定爲和緩衝器 70輸入電容和驅動電阻相同之2-接腳網路60而言•在L的各 處是連續的並且可被微分的。這可被表明如下。 首先,除了在!^。,,外,Dk淸楚地在L的各處是連栢和可 被微分的。 在 L = Lkep,時, 裝 I I I i n ^ (請先閲讀背面之注意事項再填¾本頁) 娌濟部智.¾財產局MK工消費合作社印製 lim L^Lkopt
Dk ^ Cb+CWL,、 ---+ pso ^ «Λ +
RWCWL (18) 17 本紙張尺度適用中困國家捸準(CNS ) A4洗格(2丨0><297公釐) 4 65 ? 85 A7 B7 五、發明説明(/ir 在 Rb = Rs ch=c, s〇=i 時 ukopt"
Cb
L 2 -b ,I ^/2RwCwt(\ + pb)-
cT iim
RwCf, j = Dk^Lj^pf )= ^ (19) 因此D1^L = Lkep,時是連績的 同時, lim L~^Lk〇 Γ~dt= ~C^+RwCwL+R^Cb ~ V^^wH1+Pb)++RMCb lim lim =>
L — Lkopt dL
L~^Lls〇pt+ dL (20) 經濟部智慧財產局員工消費合作社印製 因此,〇1在L的各處是連續並且可微分的。即使當1* Rs。、(:^Cii、或者g,。矣1時,在2-接腳網路60是無限地長的 假設之下相似結果可被導出。 進一步地·考慮具有任意數目之相同間隔相同尺寸緩 衝器70並且源閘40和汲閘50被以無限地長線路60連接的一 組2-接腳網路60。令L、Re、C〇、r、Pb、R、以及C„如之 前所被定義的參數。 接著當被塞入之緩衝器7〇的數目是 ιορί
L 2r{Upb) 18 本紙張尺度適用中國國家揉率(CNS ) A4規格(210X297公釐) -------^--;!^------.訂------^ (锖先閱讀背面之注意事項再填寫冰頁) 五、發明説明(/厶) 並且各緩衝器70是 yopt A7 B7 倍大於最小尺寸緩衝器時,自源閘40之輸入至汲閘50 的輸入之延遲在邏辑出力和Elmore延遲模式之下被最小 化。 令被塞入網路之緩衝器70的數目爲k,k = 0,l,…,kS〇。 由方程式(1), 0,+C^Zjt gso r +Pso ^so . 重新配置 rt+pb.
Dk =kr{\ +RwCb
Cb Sso ^"+ Pso \ ^ so + CVf
L k + RWCWL i+1 2 k+\ + RwCSf L- k + 1 (21) + (22) ---------^------IT------i (請先閲讀背面之注意事續再填努本頁) 經濟部智惡財產局員工消費合作社印製 k | RWCWL2 I (tC^, (A + i)2 2 (A +1)2、 M2 (23) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 165185 A7 B7 五、發明説明(/Γ ) 當 dDkdk Ο
C
SO M^+Pb) RWCWL2 +2\^ + RwC_
(24) 二叫為-1 (25) (請先Μ讀背面之注意事項再填ΪΓ.才頁) 因爲在L—時k- i -> 〇C Sit 2(/t + l)2 dk2 {k +1)3 (26) ,,延遲被最小化時緩衝器70的數目接著被定義爲
L
Hm k = Τ I 〜〜_t->〇〇 op{ ]j2r(l + pb) (27) 最佳緩衝器間之間隔被定義爲 經濟部智慧財產局員工消費合作社印製
L (28) 並且最佳延遲被定義爲: 20 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210 X 297公釐) 五、發明説明(/牙) A7 B7 1ΐιηΰΑ = LU2RwCwT{l + pb) + -^ + RwCb (29) 和上述相似,因爲Re和Ce是最小尺寸緩衝器的驅動器 電阻和输入電容,如果w是使用於此處的緩衝器70和最小尺 寸緩衝器之寬度比率,RfR^/w並且Cb = wCe。延遲接著被定 義爲:
L lim L ~^c〇 dw ^jl.RwCwT{^ + Pb)' rC. \ -^- + wRwCq C〇,2 lim 5 jDjt _ tCy 00 dw" 2w3C0 (30) 緩衝器70之最佳尺寸接著被定義爲: lim
L vopt C〇2 (31) -經 濟 部 慈 財 產 局 員 X 涓 費 社 印 製 先前被提議的延遲模式同時也可因此在無限長度的限 制之下被應用至具有任意汲閘和源閘的之網路。 經由上述,吾人可發現方程式丨6和17對於具有源閘40 和汲閘50被無限長的線路60所連接並且具有任意數目之相 同間隔相同尺寸的緩衝器60之2-接腳網路60是正確的》對 於無限長度接線60而言,當長度接近無限長時預測延遲接 近正確延遲。同時*方程式16和17中的延遲模式對於具有 源閘40和汲閘50被無限長的線路6〇所連接並且具有任意數 21 本紙張尺度適用中固國家揉準(CNS > A4规格(2!0><297公嫠) ---------^------,玎------^ (請先閲讀背面之注意事項再填tr本頁) 465185 A7 經濟部智M財產局員工消費合作社印製 B7五、發明説明(/^ ) 目之相同間隔相同尺寸的緩衝器60之2-接腳網路60而言’ 在各L値處是連續並且可微分的。最後,上述同時也可使用 習見的線性延遲模式(其中經由閘之延遲被模式化爲其負載 之線性函數)並配合Elmore延遲模式而被展示。 方程式(16)和(17)中所提議的延遲模式允許在具有長線 路60時精確的接線延遲預測。延遲評估考慮延遲上之緩衝 影響。此模式在一些假設之下是正確的並且在一般情況中 是良好的推理性近似延遲架構同時也對於接線60類型提 供最佳緩衝機構的結果。這引動配置·最佳化流程,其中胞 體之啓始配置可被達成而不需實際地緩衝長線路60。使用 這延遲模式,一組時序-驅動配置規劃可包括接線延遲而不 需實際地緩衝長線路60(經由預測延遲公式)並且一組面横/ 電容-驅動配置規劃可包括長線路60引起的電容屏障(經由最 佳緩衝距離公式)。實際延遲和電容評估稍後利用使用最佳 緩衝距離公式緩衝長線路60而被達成。這是此模式之一種 非常有效應用,因爲配置改變胞體位置並且因此改變接線 長度。因此如果習見的接線延遲模式被使用,在配置程式 之每次叠代時顯露地加入緩衝器70可調整配置演算法•而 不加入它們將產生過度悲觀之延遲/電容評估。 從方程式(16)和(17)中的延遲模式,長線路60之延遲是 他們的長度和每單元長度接線電阻之函數。讓最小寬度/間 隔接線的每單元長度之電阻和電容爲分別地~和cw。進一步 地,讓每單元長度之面積和橫向電容爲<^和C|(在一般的深 度次微米技術中(:,<<«:,>·接著,具有寬度ww,和間隔、之 ------.----裝------訂------線 I, (請先閱讀背面之注意事項再填寫4頁) 22 本紙張尺度適用中國國家橾準(CNS ) A4規格(2丨0X297公釐) 五、發明説明(之t? A7 B7 接線的每單元長度之電阻Rw和電容Cw,被定義爲11„ = γ*Λ *Cw = awvvw + Cl/(Wwsw)。因此, (32) 代入方程式(16)和(17),長線路60之整體延遲被定義爲 D = L\rwca +-^-(V2r(l + ^) + 2C〇V?)V Wwsw ~ I (\/^r0 "* Pb y"wcl + 2C〇 ^Jtrwci) ylwwsw (33) (34) {讀先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局8JL消費合作社印製 由方程式(33)和(34),接線延遲可利用將接線之寬度和 間隔加倍而在接線長度增加100%時被保持固定。這觀察可 被使用以預測並且控制在配置-最隹化流程時廣泛的長度範 圍內之接線延遲。 由方程式(3 3)和(34)接線延遲可利用改變接線之寬度和 間隔而在長度改變時被保持固定。這可被使用以設定接線 尺寸和寬度並且計算延遲預算如下:給予一組配置,所有 線路的長度被固定。此時,接線延遲首先使用配置中的接 線長度,最小寬度和間隔以及程式庫RC資料而被計算"給 予胞體延遲和計算接線延遲,臨界通道接著被辨識。臨界 通道上之接線接著加大尺寸/增加空間以減低他們的延遲並 且使整體的設計鬆弛成爲零-這可利用模擬退火演算法,如 說明於,例如,Kirkpatrick等人之"利用模擬退火之最佳化, 23 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇χ2?7公釐)
*tT 線 465185 A7 B7 經濟部智慧財產局i(工消費合作社印製 五、發明説明(4) "Science,vol.220 · no.4598 * ρρ.67 1 -680 · 198 3,或者一 些以顯著延遲加大接線尺寸之贪婪指定演算法而被完成。 最大可允許的接線寬度/尺寸可以被受限制於技術或者 製造限制。給予這些尺寸和間隔設定,接線延遲被計算出 和儲存爲預算。這些延遲在流程中被保持固定。依序的接 線童度和間隔可分別地在各接線上被完成以繼續在任何長 度改變(由於配置改變)以及更多的資訊,例如鄰居資訊(在 路由時),被提供時符合這些預算。 依據配置資訊(例如在接腳之間的Manhattan距離)的線 路延遲和電容評估可顯著地不同於統計性接線負載模式。 結果,一旦配置被進行後•閘和接線延遲可顯著地改變》 這可能改愛電路中之信號的到達稆需要時間並且在配置爲 主之接線模式被應用時,以接線負載模式最佳化之一組網 路列表不再是最佳網路列表•這提供利用選擇性地重新合 成網路組件而將電路重新最佳化的機會。雖然許多重新合 成技術習知於文獻內並且重新合成可在任何時間被應用· 重新合成之一般應用的主要問題在於配置是無效的。吾人 提議一種重新構造方法,其中的重新合成技術被以描述於1 例如,Singh等人,1CCAD-88 1 ρρ.282-285,之相似方式施 加•所不同的是它被施加於一組被配置網路列表·時序分 析是使用此處所說明之接線延遲模式而達成的。進一步地. 胞體位置歷史在布林轉換達成時被保留並且被使用以將結 果胞體組放置在和它們被導出胞體之相同位置。一些這種 布林轉換包含崩溃多重胞體並且重連接它們或者以不同的 24 本紙張尺度逍用中國國家標準(€~5)戍4说格(2丨0乂297公釐> (請先閱讀背面之注意事項再填寫本頁> 裝 -S· 線 經濟部智慧財產局員工"費合作社印製 A7 B7 五、發明説明(茂) 胞體重新-製造它們。爲了確保新的長接線不在這程序中被 產生並且配置資訊不被顯著地改變,僅在局部配匱區域中 之胞髏被一次地重新合成。 給予將被配匿並且被引導之一組設計,一組整體的程 序流程可如下進行: --由程式庫資料計算接線延遲/緩衝棋式參數: --配置: --更動時序; •-依據接線延運重新結構電路; 一設定接線延遲; --緩衝並且設定接線尺寸/間隔: -·增量性配置: —重新設定接線尺寸/間隔以保持延遲:以及 --以所需的尺寸和間隔引導接線· 配置技術最好是,以被揭露在Savoj等人之美國專利申 請案,1999年4月27日建檔,代理人編號543 55/253034,配 合此處參考,的方式而被達成· 如有其他的最佳化步驟,例如,將胞體延遲、緩衝、 配置最佳化|設定接線尺寸和間隔步驟可被叠代》這疊代 最好是包含指定延遲的叠代以考慮其他最佳化步驟引起之 時序改變。進一步地1當固定接線延遲方法不進行叠代時| 一般而言,在更新時序和路由接線之間之一組或多組的步 驟可被叠代。由於更多的叠代不一定產生一組較佳的設計 並且可能導致收斂性問題,吾人可提出收斂性的推理性準 25 本紙張尺度適用中困國家標隼(CNS>A4洗格(210X297公釐) ---------^------1T------^ (請先閱讀背面之注意事碲再填寫本頁) 46 Α7 Β7 五、發明説明) 則以決定何時停止叠代· 同時,一組交談敏感性路由規劃可在鄰近接線資訊被 提供時變化尺寸和間隔以繼續符合被設定於設定接線延遲 中的延遲預算。 本發明較佳實施例之上述說明僅作爲展示,並且本發 明並不受限制於此。熟習本技術者明顯可知本發明將有許 多修改和變化,並且這些修改和變化在本發明範嗶之內。 因此,本發明僅受限制於所附加申請專利範圍之範疇。 ----------^—裝------訂------線 (#先閲讀背面之注意事項再填 經濟部智慧財產局員工消費合作社印製 本紙张尺度遙用中®國家搮準{ CNS > A4規格(210X297公釐) 五、發明説明(θ ) 元件標號對照表 A7 B7 \ 10……邏輯閘 20……電容性負載 30……輸入電容 40......源閛 50……汲閘 60……網路 70……緩衝器
•V 經濟部智慧財產局®工消.費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規龙(210X297公釐) ---------¢------、er------.^ <請先MT*背面之注意事項再填寫本瓦)
Claims (1)
- 46518 AS B8 C8 D8 申請專利範圍 1. 一種緩衝一組長線路之方法,其包含有: 使用一組電腦接收一組包含長線路之電路的電子表 示 > 該長線路具有每單位長度之電阻和電容分別地爲R»和 C w ’以及L長度; 使用該電腦決定緩衝器之一組數目k。,,,其各緩衝器具 有卩,的本質延遲並且將被使用以緩衝該長線路,而且 是opt = 2T(l + pb) 其中1是~組理想反相器的本質延遲:並且 使用該電腦依據修改該電子表示。 2. —種緩衝一組長線路之方法•其包含有: 使用一組電腦接收一組包含長線路之電路的電子表 示 > 該長線路具有每單位長度之電阻和電容分別地爲%和 Cw,以及L長度: 使用該電腦以決定將被使用以緩衝該長線路之緩衝器 之一組尺寸wepl爲· (讀先Μ讀背曲之注意事項再填务本頁) 經濟部智慧財產局員工消費合作社印製 vopt Ί rC. 其中r是一組理想反相器的本質延遲並且Co是一組最 小尺寸緩衝器的輸入電容:並且 使用該電腦依據Wy,修改該電子表示。 28 本紙張尺度遥用中國國家標準(CNS ) Α4规格(210Χ2!>7公釐) A8 &8 C8 D8 六、申請專利範圍 3. —種緩衝一組長線路之方法,其包含有: 使用一組電腦接收一組包含長線路之電路的電子表 示,該長線路具有每單位長度之電阻和電容分別地爲1^和 *以及L長度: 使用該電腦以決定將被使用以緩衝該長線路之緩衝器 之間之一組間隔1^。^,各緩衝器具有?>的本質延遲•而且 L opt l2r(1+Pb) (請先閱讀背面之注意事項再填舄本頁) 示 C, 其中Γ是一組理想反相器的本質延遲:並且 使用該電腦依據Lk()pt修改該電子表示》 4.—種緩衝一組長線路之方法,其包含有: 使用一組電腦接收一組包含長線路之電路的電子表 該長線路具有每單位長度之電阻和電容分別地爲R»和 以及L長度:並且 當該長線路之長度是小於該長線路中緩衝器之最佳間 隔時,使用該電腦以決定該長線路之延遲〇|1爲 At 1 CWL Cb+Pb + + 2 經濟部嗜慧財產局員工消骨合作社印製 '·4 其中Rb和Ck分別地是稍後被使用以緩衝該長線路之緩 衝器的電阻和電容;是該等緩衝器之本質延遲;並且τ — 組理想反相器的本質延遲* 5. 如申請專利範圍第4項之方法,其中該最佳間隔 29 本紙張尺度適用中國a家橾準(CNS ) Α4規格(210X297公釐) ^65 1 85 A8 BS C8 DS '申請專利範圍 L 。p t 是 Lkopt = 0: \ 6- 一種計算一組長線路中延遲的方法,其包含: 使用一組電腦接收一組包含長線路之電路的電子表 示’該長線路具有每單位長度之電阻和電容分別地爲n ,以及L長度: 當該長線路之長度是大於該長線路中緩衝器之最佳間 隔時,使用該電腦以決定該長線路之延遲Dk爲, At = L4RwCw(pr{\ + Pb) + 2C〇 -J7) 其中pb是該等緩衝器之本質延遅;並且粗埋想反相 器的本質延遲。 法 方 之 項 6 第 圍 利 專 請 申 如 隔 間 佳 最 該 中 其 (請先《讀背面之注意事項再填寫本頁 Γ 是 ft 經濟部智慧財產局員工消費合作社印製 CW λη· C: 30 本紙張尺度逍用中國Β家櫺準(CNS )六4洗格{ 210Χ297公嫠)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/300,557 US6553338B1 (en) | 1999-04-27 | 1999-04-27 | Timing optimization in presence of interconnect delays |
Publications (1)
Publication Number | Publication Date |
---|---|
TW465185B true TW465185B (en) | 2001-11-21 |
Family
ID=23159597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089107892A TW465185B (en) | 1999-04-27 | 2000-05-04 | Timing optimization in presence of interconnect delays |
Country Status (4)
Country | Link |
---|---|
US (1) | US6553338B1 (zh) |
AU (1) | AU4659800A (zh) |
TW (1) | TW465185B (zh) |
WO (1) | WO2000065490A1 (zh) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7036103B2 (en) * | 1999-10-14 | 2006-04-25 | Synopsys, Inc. | Detailed placer for optimizing high density cell placement in a linear runtime |
US7010767B2 (en) * | 2000-11-01 | 2006-03-07 | Cadence Design Systems, Inc. | Insertion of repeaters without timing constraints |
US6985842B2 (en) * | 2001-05-11 | 2006-01-10 | International Business Machines Corporation | Bidirectional wire I/O model and method for device simulation |
US6925555B2 (en) * | 2001-07-27 | 2005-08-02 | Hewlett-Packard Development Company, L.P. | System and method for determining a plurality of clock delay values using an optimization algorithm |
US6701506B1 (en) * | 2001-12-14 | 2004-03-02 | Sequence Design, Inc. | Method for match delay buffer insertion |
JP4224541B2 (ja) * | 2002-03-20 | 2009-02-18 | 富士通マイクロエレクトロニクス株式会社 | 自動配置配線方法、装置及びプログラム |
US7251800B2 (en) * | 2003-05-30 | 2007-07-31 | Synplicity, Inc. | Method and apparatus for automated circuit design |
US7178118B2 (en) * | 2003-05-30 | 2007-02-13 | Synplicity, Inc. | Method and apparatus for automated circuit design |
US7823112B1 (en) | 2003-05-30 | 2010-10-26 | Golden Gate Technology, Inc. | Method, software and system for ensuring timing between clocked components in a circuit |
US7879538B2 (en) * | 2003-09-24 | 2011-02-01 | Cadence Design Systems, Inc. | Frequency division multiplexing (FDM) lithography |
EP1683188A4 (en) * | 2003-11-06 | 2008-08-06 | Clear Shape Technologies Inc | DELTA INFORMATION DESIGN CLOSURE IN THE MANUFACTURE OF INTEGRATED CIRCUITS |
US7360191B2 (en) * | 2003-11-06 | 2008-04-15 | Clear Shape Technologies, Inc. | Delta information design closure integrated circuit fabrication |
FR2865052B1 (fr) * | 2004-01-09 | 2006-03-31 | Airbus France | Procede de realisation d'un schema de cable electrique |
JP2005197558A (ja) * | 2004-01-09 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路の自動レイアウト方法 |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
US7257797B1 (en) | 2004-06-07 | 2007-08-14 | Pulsic Limited | Method of automatic shape-based routing of interconnects in spines for integrated circuit design |
US7260804B1 (en) | 2004-09-21 | 2007-08-21 | Golden Gate Technology, Inc. | Method for circuit block routing based on switching activity |
US8015533B1 (en) | 2004-09-21 | 2011-09-06 | Golden Gate Technology, Inc. | Method for matching timing on high fanout signal paths using routing guides |
US7360193B1 (en) | 2004-09-21 | 2008-04-15 | Golden Gate Technology, Inc. | Method for circuit block placement and circuit block arrangement based on switching activity |
US7228726B2 (en) * | 2004-09-23 | 2007-06-12 | Lawrence Kates | System and method for utility metering and leak detection |
US20060242618A1 (en) * | 2005-02-14 | 2006-10-26 | Yao-Ting Wang | Lithographic simulations using graphical processing units |
US7385988B2 (en) * | 2005-02-28 | 2008-06-10 | Cisco Technology, Inc. | Method and apparatus for limiting VPNv4 prefixes per VPN in an inter-autonomous system environment |
US7992122B1 (en) | 2005-03-25 | 2011-08-02 | Gg Technology, Inc. | Method of placing and routing for power optimization and timing closure |
US7721236B2 (en) * | 2005-09-16 | 2010-05-18 | Qualcomm Incorporated | Method and apparatus of estimating circuit delay |
TWI463344B (zh) * | 2005-10-24 | 2014-12-01 | Cadence Design Systems Inc | 積體電路時序、雜訊、及功率分析技術 |
US7669161B2 (en) * | 2007-06-22 | 2010-02-23 | Synopsys, Inc. | Minimizing effects of interconnect variations in integrated circuit designs |
US7844932B2 (en) * | 2008-03-11 | 2010-11-30 | International Business Machines Corporation | Method to identify timing violations outside of manufacturing specification limits |
US8255196B2 (en) * | 2008-08-25 | 2012-08-28 | Fujitsu Limited | Constructing a replica-based clock tree |
US8458636B1 (en) | 2009-03-18 | 2013-06-04 | Pulsic Limited | Filling vacant areas of an integrated circuit design |
US8453090B2 (en) | 2010-10-21 | 2013-05-28 | Global Unichip Corp. | System and method for optimizing logic timing |
KR20160024317A (ko) * | 2014-08-25 | 2016-03-04 | 삼성전자주식회사 | 회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치 |
US10839120B2 (en) | 2018-02-21 | 2020-11-17 | Sharif University Of Technology | Communication at the speed of light over an on-chip interconnect |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
US6009253A (en) * | 1996-06-20 | 1999-12-28 | Sun Microsystems, Inc. | Spare repeater amplifiers for long lines on complex integrated circuits |
US5838580A (en) | 1996-06-20 | 1998-11-17 | Sun Microsystems, Inc. | Method of optimizing repeater placement in long lines of a complex integrated circuit |
US6117182A (en) * | 1998-06-12 | 2000-09-12 | International Business Machines Corporation | Optimum buffer placement for noise avoidance |
-
1999
- 1999-04-27 US US09/300,557 patent/US6553338B1/en not_active Expired - Lifetime
-
2000
- 2000-04-24 WO PCT/US2000/011002 patent/WO2000065490A1/en active Application Filing
- 2000-04-24 AU AU46598/00A patent/AU4659800A/en not_active Abandoned
- 2000-05-04 TW TW089107892A patent/TW465185B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2000065490A1 (en) | 2000-11-02 |
US6553338B1 (en) | 2003-04-22 |
AU4659800A (en) | 2000-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW465185B (en) | Timing optimization in presence of interconnect delays | |
Ho | On-chip wires: scaling and efficiency | |
Ho et al. | The future of wires | |
US7434187B2 (en) | Method and apparatus to estimate delay for logic circuit optimization | |
JP4521640B2 (ja) | 集積回路製作におけるデルタ情報設計クロージャ | |
Gala et al. | Inductance 101: Analysis and design issues | |
Elgamel et al. | Interconnect noise analysis and optimization in deep submicron technology | |
US6684373B1 (en) | Optimize global net timing with repeater buffers | |
Eble III | A generic system simulator with novel on-chip cache and throughput models for gigascale integration | |
Cong et al. | Buffer block planning for interconnect planning and prediction | |
Moiseev et al. | Multi-Net Optimization of VLSI Interconnect | |
Gala et al. | Inductance model and analysis methodology for high-speed on-chip interconnect | |
Atghiaee et al. | A predictive and accurate interconnect density function: The core of a novel interconnect-centric prediction engine | |
Gopalakrishnan et al. | An analysis of the wire-load model uncertainty problem | |
Marek-Sadowska | Issues in timing driven layout | |
Muddu et al. | Repeater and interconnect strategies for high-performance physical designs | |
Yu et al. | Fast analysis of a large-scale inductive interconnect by block-structure-preserved macromodeling | |
Liu et al. | A global minimum clock distribution network augmentation algorithm for guaranteed clock skew yield | |
Shahu | ASIC Design Implementation of UART using Synopsys EDA tools | |
Bazargan et al. | Fast and accurate estimation of floorplans in logic/high-level synthesis | |
Wu et al. | DiCER: distributed and cost-effective redundancy for variation tolerance | |
Priyadarshi | System and gate-level dynamic electrothermal simulation of three dimensional integrated circuits | |
Gawish et al. | Variability-tolerant NoC link design | |
Acar | Linear-centric simulation approach for timing analysis | |
Wang | Power and clock distribution networks optimization for deep sub-micron designs |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |