KR20160024317A

KR20160024317A - 회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치

Info

Publication number: KR20160024317A
Application number: KR1020140110972A
Authority: KR
Inventors: 김용훈; 이재범; 고은비; 박수진; 장은종
Original assignee: 삼성전자주식회사
Priority date: 2014-08-25
Filing date: 2014-08-25
Publication date: 2016-03-04
Also published as: US20160056800A1

Abstract

회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치가 제공된다. 상기 반도체 장치는, 제어 신호를 생성하는 제어부, 제어 신호를 제공받아 제1 내지 제4 서브 X축 출력 신호를 포함하는 X축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 X축 구동부를 포함하는 X축 구동부, 제어 신호를 제공받아 제1 및 제2 서브 Y축 출력 신호를 포함하는 Y축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 Y축 구동부를 포함하는 Y축 구동부 및 X축 및 Y축 출력 신호를 제공받아 구동 신호를 생성하고, 서로 다른 제1 내지 제4 서브 출력 제어부를 포함하는 출력 제어부를 포함하되, 제1 서브 X축 구동부는 제1 및 제2 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 제2 서브 X축 구동부는 제3 및 제4 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하고, 제1 서브 Y축 구동부는 제1 서브 Y축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 제2 서브 Y축 구동부는 제2 서브 Y축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공한다.

Description

회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치 {SEMICONDUCTOR DEVICE HAVING DRIVING UNIT FOR REDUCING CIRCUIT AREA}

본 발명은 회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치에 관한 것이다.

COG(CHIP ON GLASS)의 베젤(bezel)을 최소화하고자 하는 방안이 다각도로 연구되고 있다. 이에 따라, 디스플레이 패널의 각 픽셀을 구동시키는 게이트 집적 회로 즉, 게이트 구동 회로의 면적을 감소시킬 수 있는 방안의 필요성이 대두되고 있다.

본 발명이 해결하려는 과제는, 회로 면적을 감소시키기 위한 구동부 구조를 가지는 반도체 장치를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 제어 신호를 생성하는 제어부, 제어 신호를 제공받아 제1 내지 제4 서브 X축 출력 신호를 포함하는 X축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 X축 구동부를 포함하는 X축 구동부, 제어 신호를 제공받아 제1 및 제2 서브 Y축 출력 신호를 포함하는 Y축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 Y축 구동부를 포함하는 Y축 구동부 및 X축 및 Y축 출력 신호를 제공받아 구동 신호를 생성하고, 서로 다른 제1 내지 제4 서브 출력 제어부를 포함하는 출력 제어부를 포함하되, 제1 서브 X축 구동부는 제1 및 제2 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 제2 서브 X축 구동부는 제3 및 제4 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하고, 제1 서브 Y축 구동부는 제1 서브 Y축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 제2 서브 Y축 구동부는 제2 서브 Y축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공한다.

상기 제어 신호는 스타트 펄스(start pulse) 신호와 클럭(clock) 신호를 포함할 수 있다.

상기 제어부는, 스타트 펄스 신호를 X축 구동부와 Y축 구동부에 제공하는 제1 서브 제어부와, 클럭 신호를 X축 구동부와 Y축 구동부에 제공하는 제2 서브 제어부를 포함할 수 있다.

상기 제어부는 외부로부터 제공받은 특정 신호를 토대로 제어 신호를 생성하고, 특정 신호는 스타트 펄스 및 클럭 신호와 관련된 정보를 포함할 수 있다.

상기 제1 및 제2 서브 X축 구동부는 각각 제1 및 제2 X축 시프트 레지스터(shift register)를 포함하고, 제1 X축 시프트 레지스터는 제어 신호를 토대로 X축 출력 신호를 결정하는 비트 스트림을 제2 X축 시프트 레지스터로 시프트할 수 있다.

상기 제1 서브 X축 구동부는, 제1 X축 시프트 레지스터의 출력을 토대로 제1 및 제2 서브 X축 출력 신호의 상태를 결정하는 X축 출력 로직 신호를 생성하는 X축 출력 로직과, X축 출력 로직 신호의 전압을 승압하여 제1 및 제2 서브 X축 출력 신호를 생성하는 X축 레벨 시프터(level shifter)를 더 포함할 수 있다.

상기 X축 레벨 시프터는, 제어 신호를 토대로 제1 및 제2 서브 X축 출력 신호를 순차적으로 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공할 수 있다.

상기 제1 및 제2 X축 시프트 레지스터는 선형 레지스터일 수 있다.

상기 X축 구동부는 제3 및 제4 서브 X축 구동부를 더 포함하고, 제1 내지 제4 서브 X축 구동부는 각각 제1 내지 제4 X축 시프트 레지스터를 포함할 수 있다.

상기 제어 신호는 위상이 서로 반대인 제1 및 제2 클럭 신호를 포함할 수 있다.

상기 제1 클럭 신호는 제1 및 제3 X축 시프트 레지스터로 제공되고, 제2 클럭 신호는 제2 및 제4 X축 시프트 레지스터로 제공될 수 있다.

상기 제1 및 제2 서브 Y축 구동부는 각각 제1 및 제2 Y축 시프트 레지스터(shift register)를 포함하고, 제1 Y축 시프트 레지스터는 제어 신호를 토대로 Y축 출력 신호를 결정하는 비트 스트림을 제2 Y축 시프트 레지스터로 시프트할 수 있다.

상기 제1 서브 Y축 구동부는, 제1 Y축 시프트 레지스터의 출력을 토대로 제1 및 제2 서브 Y축 출력 신호의 상태를 결정하는 Y축 출력 로직 신호를 생성하는 Y축 출력 로직과, Y축 출력 로직 신호의 전압을 승압하여 제1 및 제2 서브 Y축 출력 신호를 생성하는 Y축 레벨 시프터(level shifter)를 더 포함할 수 있다.

상기 제1 및 제2 Y축 시프트 레지스터는 순환형 레지스터일 수 있다.

상기 제1 서브 출력 제어부는, X축 출력 신호와 Y축 출력 신호를 제공받는 스위치부와, 스위치부의 출력을 제공받아 구동 신호를 생성하는 출력 버퍼부를 포함할 수 있다.

상기 제1 서브 출력 제어부는, AND, OR, NOR, NAND 연산 중 어느 하나를 수행할 수 있다.

상기 스위치부는 AND 게이트이고, 출력 버퍼부는 인버터일 수 있다.

상기 제1 내지 제4 서브 X축 출력 신호는 서로 비오버랩되고, 제1 및 제2 서브 Y축 출력 신호는 서로 비오버랩될 수 있다.

상기 Y축 출력 신호의 딜레이(delay)를 방지하고, Y축 구동부와 출력 제어부 사이에 배치된 딜레이 방지 버퍼를 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제어 신호를 생성하는 제어부, 제어 신호를 제공받아 제1 내지 제4 서브 X축 출력 신호를 포함하는 X축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 X축 구동부를 포함하는 X축 구동부, 제어 신호를 제공받아 제1 및 제2 서브 Y축 출력 신호를 포함하는 제1 Y축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 Y축 구동부를 포함하는 제1 Y축 구동부, 제어 신호를 제공받아 제3 및 제4 서브 Y축 출력 신호를 포함하는 제2 Y축 출력 신호를 생성하고, 서로 다른 제3 및 제4 서브 Y축 구동부를 포함하는 제2 Y축 구동부, X축과 제1 및 제2 Y축 출력 신호를 제공받아 구동 신호를 생성하고, 서로 다른 제1 내지 제4 서브 출력 제어부를 포함하는 출력 제어부를 포함하되, 제1 서브 X축 구동부는 제1 및 제2 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 제2 서브 X축 구동부는 제3 및 제4 서브 X축 출력 신호를 생성하여 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하고, 제1 및 제2 서브 Y축 구동부는 제1 및 제2 서브 Y축 출력 신호를 생성하여 제1 및 제3 서브 X축 출력 신호가 제공된 2개의 서브 출력 제어부에 제공하고, 제3 및 제4 서브 Y축 구동부는 제3 및 제4 서브 Y축 출력 신호를 생성하여 제2 및 제4 서브 X축 출력 신호가 제공된 2개의 서브 출력 제어부에 제공한다.

상기 제1 내지 제4 서브 Y축 구동부는 각각 제1 내지 제4 Y축 시프트 레지스터(shift register)를 포함하고, 제1 내지 제4 Y축 시프트 레지스터는 순환형 레지스터이고, 제1 내지 제4 Y축 시프트 레지스터는 제어 신호를 토대로 제1 및 제2 Y축 출력 신호를 결정하는 비트 스트림을 순차적으로 다음 레지스터로 시프트할 수 있다.

상기 제1 및 제2 Y축 구동부는 복수의 서브 Y축 구동부를 포함하고, 복수의 서브 Y축 구동부의 수는 스타트 펄스 신호의 연속으로 인가 가능한 수보다 클 수 있다.

상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 스타트 펄스 신호와 클럭 신호를 생성하는 제어부, 스타트 펄스 신호와 클럭 신호를 제공받아 출력 신호를 생성하는 구동부 및 출력 신호를 제공받아 구동 신호를 생성하는 출력 제어부를 포함하되, 구동부는 복수의 X축 구동부와 복수의 Y축 구동부를 포함하고, 복수의 Y축 구동부 각각은 복수의 X축 구동부 중 적어도 2개와 연동되고, 복수의 X축 구동부는 각각 적어도 2개의 X축 출력 신호를 생성하고, 출력 제어부는 복수의 Y축 구동부에 의해 생성된 Y축 출력 신호와 복수의 X축 구동부에 의해 생성된 X축 출력 신호를 토대로 구동 신호를 생성한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 A부분의 다른 실시예를 설명하는 블록도이다.
도 3 및 도 4는 도 2를 설명하는 타이밍 다이어그램을 도시한 도면들이다.
도 5는 도 1의 B부분을 설명하는 도면이다.
도 6은 도 1의 반도체 장치의 타이밍 다이어그램을 도시한 도면이다.
도 7은 도 6의 C부분을 설명하는 도면이다.
도 8은 도 6의 D부분을 설명하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 10은 도 9의 반도체 장치의 타이밍 다이어그램을 도시한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 12는 도 11의 E부분을 설명하는 도면이다.
도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서는, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 A부분의 다른 실시예를 설명하는 블록도이다. 도 3 및 도 4는 도 2를 설명하는 타이밍 다이어그램을 도시한 도면들이다. 도 5는 도 1의 B부분을 설명하는 도면이다. 도 6은 도 1의 반도체 장치의 타이밍 다이어그램을 도시한 도면이다. 도 7은 도 6의 C부분을 설명하는 도면이다. 도 8은 도 6의 D부분을 설명하는 도면이다.

먼저, 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 제어부(100), X축 구동부(XO), Y축 구동부(YO), 출력 제어부(OC), 딜레이 방지 버퍼(DB)를 포함할 수 있다.

먼저, 제어부(100)는 외부로부터 제공받은 특정 신호(PS)를 토대로 제어 신호를 생성할 수 있다. 여기에서, 제어 신호는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 포함할 수 있고, 특정 신호(PS)는 스타트 펄스 신호(SP) 및 클럭 신호(CLK)와 관련된 정보를 포함할 수 있다. 또한 특정 신호(PS)를 제공하는 외부는 예를 들면, 전자 장치 또는 사람을 포함할 수 있으나, 이에 한정되는 것은 아니다.

제어부(100)는 제1 및 제2 서브 제어부(110, 115)를 포함할 수 있다.

구체적으로, 제1 서브 제어부(110)는 스타트 펄스 신호(SP)를 X축 구동부(XO)와 Y축 구동부(YO)에 제공할 수 있다. 또한 제2 서브 제어부(115)는 클럭 신호(CLK)를 X축 구동부(XO)와 Y축 구동부(YO)에 제공할 수 있다. 여기에서, 하나의 제2 서브 제어부(115)가 X축 구동부(XO) 및 Y축 구동부(YO)를 제어하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제2 서브 제어부(115)는 예를 들어, X축 구동부(XO)를 제어하는 부분과 Y축 구동부(YO)를 제어하는 부분으로 나뉘어질 수 있으며, 이에 따라 X축 구동부(XO)와 Y축 구동부(YO)로 별개의 클럭 신호를 제공할 수도 있다.

또한 도 1에서는 제1 및 제2 서브 제어부(110, 115)가 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 제1 서브 X축 구동부(SXO1) 및 제1 서브 Y축 구동부(SYO1)로 제공하는 모습이 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 서브 제어부(110, 115)는 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 제N 서브 X축 구동부(SXON)(N은 2 이상의 자연수) 및 제4 서브 Y축 구동부(SYO4)로 제공할 수도 있다. 여기에서, 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 어디로 먼저 제공할지에 대한 정보는 특정 신호(PS)에 포함될 수 있다.

X축 구동부(XO)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 제공받아 X축 출력 신호를 생성할 수 있다.

구체적으로, X축 구동부(XO)는 제1 내지 제N 서브 X축 구동부(SXO1~SXON)를 포함할 수 있다. 또한 제1 내지 제N 서브 X축 구동부(SXO1~SXON)는 각각 적어도 둘 이상의 서브 X축 출력 신호를 생성할 수 있다. 도 1에서는, 제1 내지 제N 서브 X축 구동부(SXO1~SXON)가 각각 2개의 서브 X축 출력 신호를 생성하는 것을 도시되어 있지만, 이에 한정되는 것은 아니다. 또한 앞서 언급한 X축 출력 신호는 제1 내지 제2N 서브 X축 출력 신호(XOS1~XOS2N)를 모두 포함하는 것이다.

제1 내지 제N 서브 X축 구동부(SXO1~SXON) 각각은 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N) 중 어느 2개의 서브 출력 제어부로 서로 다른 2개의 서브 X축 출력 신호를 제공할 수 있다. 구체적으로, 예를 들면, 제1 서브 X축 구동부(SXO1)는 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 제1 및 제2 서브 출력 제어부(SOC1, SOC2)로 제공할 수 있고, 제2 서브 X축 구동부(SXO2)는 제3 및 제4 서브 X축 출력 신호(XOS3, XOS4)를 제3 및 제4 서브 출력 제어부(SOC3, SOC4)로 제공할 수 있다. 또한 제1 서브 X축 구동부(SXO1)는 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 제1 및 제3 서브 출력 제어부(SOC1, SOC3)로 제공할 수 있고, 제2 서브 X축 구동부(SXO2)는 제3 및 제4 서브 X축 출력 신호(XOS3, XOS4)를 제2 및 제4 서브 출력 제어부(SOC2, SOC4)로 제공할 수 있다. 즉, 도 1에서는 제1 서브 X축 구동부(SXO1)가 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 제1 및 제2 서브 출력 제어부(SOC1, SOC2)로 제공하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니고, 여러 가지 조건 및 환경에 따라 제1 및 제2 서브 X축 출력 신호(SOC1, SOC2)를 다른 서브 출력 제어부로 제공할 수도 있다. 물론 제1 서브 X축 구동부(SXO1) 외의 다른 서브 X축 구동부 역시 이와 같을 수 있다.

또한 제1 내지 제N 서브 X축 구동부(SXO1~SXON)는 각각 X축 시프트 레지스터(XSR), X축 출력 로직(XOL), X축 레벨 시프터(XLS)를 포함할 수 있다. 제1 내지 제N 서브 X축 구동부(SXO1~SXON)의 구조는 동일한바, 제1 서브 X축 구동부(SXO1)를 예로 들어 설명하도록 한다.

구체적으로, 제1 서브 X축 구동부(SXO1)는 제1 X축 시프트 레지스터(XSR1), 제1 X축 출력 로직(XOL1), 제1 X축 레벨 시프터(XLS1)를 포함할 수 있다.

제1 X축 시프트 레지스터(XSR1)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 토대로 제1 내지 제2N 서브 X축 출력 신호(XOS1~XOS2N)를 결정하는 비트 스트림을 제2 X축 시프트 레지스터(XSR2)로 시프트할 수 있다. 즉, 제1 X축 시프트 레지스터(XSR1)는 다른 X축 시프트 레지스터들과 같이 순차적으로 비트 스트림을 처리하는 역할을 수행한다.

또한 제1 X축 시프트 레지스터(XSR1)는 예를 들어, 선형 레지스터일 수 있다.

여기에서, 도 2를 참조하면, X축 시프트 레지스터(XSR)의 다른 실시예가 도시되어 있다.

구체적으로, X축 시프트 레지스터(XSR)는 하나 이상의 클럭 신호(예를 들면, 제1 및 제2 클럭 신호(CLK1, CLK2))를 제공받아, 짝수/홀수 시프트 레지스터 분리 구동 또는 짝수/홀수 시프트 레지스터 교차 구동 등을 수행할 수 있다.

즉, 도 2를 보면 알 수 있듯이, X축 시프트 레지스터(XSR) 중 홀수 번에 해당하는 X축 시프트 레지스터(예를 들면, 제1, 제3, 제5 X축 시프트 레지스터(XSR1, XSR3, XSR5, XSR7))는 제1 클럭 신호(CLK1)를 제공받을 수 있다. 또한 X축 시프트 레지스터(XSR) 중 짝수 번에 해당하는 X축 시프트 레지스터(예를 들면, 제2, 제4, 제6 X축 시프트 레지스터(XSR2, XSR4, XSR6, XSR8))는 제2 클럭 신호(CLK2)를 제공받을 수 있다. 여기에서, 제1 및 제2 클럭 신호(CLK1, CLK2)는 서로 위상이 반대일 수 있다.

도 3을 참조하면, 스타트 펄스 신호(SP)가 시간 t1에서 하이 상태(high state)로 변하는 것이 도시되어 있다. 이에 따라, 제1 및 제2 클럭 신호(CLK1, CLK2) 중 시간 t1 이후로 먼저 로우 상태(low state)에서 하이 상태(high state)가 되는 클럭 신호는 제1 클럭 신호(CLK1)이고 이에 따라 1-2-3-4 순(즉, 홀수-짝수-홀수-짝수 순)으로 X축 시프트 레지스터가 교대로 동작한다는 것을 알 수 있다. 다시 말하자면, 제1 X축 시프트 레지스터-제2 X축 시프트 레지스터-제3 X축 시프트 레지스터-제4 X축 시프트 레지스터 순으로 동작함으로 알 수 있다.

반면에 도 4를 참조하면, 제1 및 제2 클럭 신호(CLK1, CLK2) 중 시간 t1 이후로 먼저 로우 상태(low state)에서 하이 상태(high state)가 되는 클럭 신호가 제2 클럭 신호(CLK2)이고 이에 따라 2-1-4-3 순(즉, 짝수-홀수-짝수-홀수 순)으로 X축 시프트 레지스터가 교대로 동작한다는 것을 알 수 있다. 다시 말하자면, 제2 X축 시프트 레지스터-제1 X축 시프트 레지스터-제4 X축 시프트 레지스터-제3 X축 시프트 레지스터 순으로 동작함으로 알 수 있다.

이와 같이, X축 시프트 레지스터(XSR)는 순차 구동뿐만 아니라 교차 구동, 분리 구동 등 다양한 방식으로 구동될 수 있다.

다시 도 1을 참조하면, 제1 X축 출력 로직(XOL1)은 제1 X축 시프트 레지스터(XSR1)의 출력을 토대로 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)의 상태를 결정하는 X축 출력 로직 신호(미도시)를 생성할 수 있다.

제1 X축 레벨 시프터(XLS1)는 제1 X축 출력 로직(XOL1)으로부터 제공받은 X축 출력 로직 신호를 승압하여 제1 또는 제2 서브 X축 출력 신호(XOS1, XOS2)를 생성할 수 있다. 즉, 제1 X축 시프트 레지스터(XSR1) 및 제1 X축 출력 로직(XOL1)에서는 저전압을 사용하기에, 제1 X축 레벨 시프터(XLS1)가 이러한 저전압을 출력 구동을 위한 고전압으로 승압하는 역할을 수행한다.

또한 제1 X축 레벨 시프터(XLS1)는 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 토대로 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 순차적으로 2개의 서브 출력 제어부(예를 들면, 제1 및 제2 서브 출력 제어부(SOC1, SOC2))로 제공할 수 있다.

Y축 구동부(YO)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 제공받아 Y축 출력 신호를 생성할 수 있다.

구체적으로, Y축 구동부(YO)는 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)를 포함할 수 있다. 또한 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)는 각각 하나의 서브 Y축 출력 신호를 생성할 수 있다.

도 1에서는, 4개의 서브 Y축 구동부만이 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, Y축 구동부(YO)는 4개 이상의 서브 Y축 구동부를 포함할 수도 있다. 또한 앞서 언급한 Y축 출력 신호는 제1 내지 제4 서브 Y축 출력 신호(YOS1~YOS4)를 모두 포함하는 것이다.

제1 내지 제4 서브 Y축 구동부(SYO1~SYO4) 각각은 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N) 중 어느 N/2개의 서브 출력 제어부로 하나의 서브 Y축 출력 신호를 제공할 수 있다.

구체적으로, 예를 들면, N이 4이고, 총 8개의 서브 출력 제어부가 존재한다고 가정하였을 때, 제1 서브 Y축 구동부(SYO1)는 제1 서브 Y축 출력 신호(YOS1)를 제1 및 제5 서브 출력 제어부(SOC1, SOC5)로 제공할 수 있고, 제2 서브 Y축 구동부(SYO2)는 제2 서브 Y축 출력 신호(YOS2)를 제2 및 제6 서브 출력 제어부(SOC2, SOC6)로 제공할 수 있다. 또한 제1 서브 Y축 구동부(SYO1)는 제1 서브 Y축 출력 신호(YOS1)를 제2 및 제6 서브 출력 제어부(SOC2, SOC6)로 제공할 수 있고, 제2 서브 Y축 구동부(SYO2)는 제2 서브 Y축 출력 신호(YOS2)를 제4 및 제8 서브 출력 제어부(SOC4, SOC8)로 제공할 수 있다. 즉, 도 1에서는 제1 서브 Y축 구동부(SYO1)가 제1 서브 Y축 출력 신호(YOS1)를 제1 및 제2 서브 출력 제어부(SOC1, SOC2)로 제공하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니고, 여러 가지 조건 및 환경에 따라 제1 서브 Y축 출력 신호(YOS1)를 다른 서브 출력 제어부로 제공할 수도 있다. 물론 제1 서브 Y축 구동부(SYO1) 외의 다른 서브 Y축 구동부 역시 이와 같을 수 있다.

또한 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)는 각각 Y축 시프트 레지스터(YSR), Y축 출력 로직(YOL), Y축 레벨 시프터(YLS)를 포함할 수 있다. 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)의 구조는 동일한바, 제1 서브 Y축 구동부(SYO1)를 예로 들어 설명하도록 한다.

구체적으로, 제1 서브 Y축 구동부(SYO1)는 제1 Y축 시프트 레지스터(YSR1), 제1 Y축 출력 로직(YOL1), 제1 Y축 레벨 시프터(YLS1)를 포함할 수 있다.

제1 Y축 시프트 레지스터(YSR1)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 토대로 제1 내지 제4 서브 Y축 출력 신호(YOS1~YOS4)를 결정하는 비트 스트림을 제2 Y축 시프트 레지스터(YSR2)로 시프트할 수 있다. 즉, 제1 Y축 시프트 레지스터(YSR1)는 다른 Y축 시프트 레지스터들과 같이 순차적으로 비트 스트림을 처리하는 역할을 수행한다.

또한 제1 Y축 시프트 레지스터(YSR1)는 예를 들어, 순환형 레지스터일 수 있다. 따라서, 제1 내지 제4 Y축 시프트 레지스터(YSR1~YSR4)는 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)가 모두 구동 신호를 생성할 때까지 지속적으로 리사이클링(recycling) 즉, 재사용(reuse)될 수 있다.

또한 Y축 시프트 레지스터(YSR)는 순환형이기에, 서브 Y축 구동부(SYO)의 수는 서브 X축 구동부(SXO)의 수보다 적을 수 있다. 즉, 서브 Y축 구동부 하나는 적어도 2개 이상의 서브 X축 구동부와 연동될 수 있다.

제1 Y축 출력 로직(YOL)은 제1 Y축 시프트 레지스터(YSR1)의 출력을 토대로 제1 서브 Y축 출력 신호(YOS1)의 상태를 결정하는 Y축 출력 로직 신호(미도시)를 생성할 수 있다.

제1 Y축 레벨 시프터(YLS1)는 제1 Y축 출력 로직(YOL1)으로부터 제공받은 Y축 출력 로직 신호를 승압하여 제1 서브 Y축 출력 신호(YOS1)를 생성할 수 있다. 즉, 제1 Y축 시프트 레지스터(YSR1) 및 제1 Y축 출력 로직(YOL1)에서는 저전압을 사용하기에, 제1 Y축 레벨 시프터(YLS1)가 이러한 저전압을 출력 구동을 위한 고전압으로 승압하는 역할을 수행한다.

또한 제1 Y축 레벨 시프터(YLS1)는 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 토대로 제1 서브 Y축 출력 신호(YOS1)를 N/2개의 서브 출력 제어부로 제공할 수 있다.

출력 제어부(OC)는 X축 및 Y축 출력 신호를 제공받아 구동 신호(GO1~GO2N)를 생성할 수 있다.

구체적으로, 출력 제어부(OC)는 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)를 포함할 수 있고, 각각의 서브 출력 제어부는 구동 신호(GO)를 생성할 수 있다. 여기에서, 서브 출력 제어부(SOC)의 수는 X축 구동부(XO)의 서브 X축 출력 신호의 수와 동일할 수 있다.

또한 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)는 각각 스위치부(SW)와 출력 버퍼부(OB)를 포함할 수 있고, AND, OR, NOR, NAND 연산 중 어느 하나를 수행할 수 있다. 물론 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)는 AND, OR, NOR, NAND 연산 외에도 다른 연산을 수행할 수 있는바, 이에 한정되는 것은 아니다. 또한 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)는 동일한 구조를 가지는바, 이하에서는 제1 서브 출력 제어부(SOC1)를 예로 들어 설명하기로 한다.

제1 서브 출력 제어부(SOC1)는 제1 스위치부(SW1) 및 제1 출력 버퍼부(OB1)를 포함한다.

구체적으로, 제1 스위치부(SW1)는 X축 출력 신호(예를 들면, 제1 서브 X축 출력 신호(XOS1))와 Y축 출력 신호(예를 들면, 제1 서브 Y축 출력 신호(YOS1))를 제공받을 수 있다. 또한 제1 출력 버퍼부(OB1)는 제1 스위치부(SW1)의 출력을 제공받아 제1 구동 신호(GO1)를 생성할 수 있다.

여기에서, 도 5를 참조하면, 제1 서브 출력 제어부(SOC1)가 AND 연산을 수행하는 경우가 도시되어 있다.

구체적으로, 제1 스위치부(SW1)는 AND 게이트이고, 제1 출력 버퍼부(OB1)는 인버터일 수 있다. 물론 제1 스위치부(SW1)(즉, AND 게이트의 출력단)와 제1 출력 버퍼부(OB1)(즉, 인버터) 사이에는 또하나의 인버터가 위치할 수 있다. 이에 따라, 결과적으로 제1 서브 출력 제어부(SOC1)는 AND 연산을 수행할 수 있다.

물론 앞서 설명한 바와 같이, 제1 서브 출력 제어부(SOC1)는 AND 연산뿐만 아니라 OR, NAND, NOR 등의 연산도 수행할 수 있는바, 도 5는 제1 서브 출력 제어부(SOC1)의 일 예를 나타낸 것이다.

다시 도 1을 참조하면, 출력 제어부(OC) 즉, 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N)에서 생성된 제1 내지 제2N 구동 신호(GO1~GO2N)는 각각 디스플레이 패널을 이루는 픽셀의 라인들을 구동시킬 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.

딜레이 방지 버퍼(DB1~DB4)는 Y축 출력 신호의 딜레이(delay)를 방지하고, Y축 구동부(YO)와 출력 제어부(OC) 사이에 배치될 수 있다.

구체적으로, 딜레이 방지 버퍼(DB1~DB4)는 Y축 구동부(YO) 대비 X축 구동부(XO)의 수가 많은 경우, X축 방향으로 반도체 장치(예를 들면, 칩(chip))의 길이가 길어질 수 있으며, 이에 따라 Y축 출력 신호 즉, 제1 내지 제4 서브 Y축 출력 신호(YOS1~YOS4)에 딜레이가 발생할 수 있다. 이를 방지하기 위해, 딜레이 방지 버퍼(DB1~DB4)는 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)와, 제1 내지 제2N 서브 출력 제어부(SOC1~SOC2N) 중 Y축 구동부(YO)와 멀리 떨어진 서브 출력 제어부(예를 들면, 제2N-3 내지 제2N 서브 출력 제어부(SOC2N-3~SOC2N)) 사이에 배치될 수 있다.

이하에서는, 도 1 및 도 6을 참조하면, 도 1의 반도체 장치(1)의 타이밍 다이어그램을 설명하도록 한다.

먼저, 스타트 펄스 신호(SP)가 시간 t1에서 하이 상태가 되면, 시간 t2에서 클럭 신호(CLK)가 하이 상태가 된다. 클럭 신호(CLK)가 하이 상태가 되면, 제1 서브 X축 구동부의 출력(SXO1-O)(이하에서, 서브 X축 구동부의 출력은 서브 X축 출력 신호를 의미하고, 서브 Y축 구동부의 출력은 서브 Y축 출력 신호를 의미한다)이 하이 상태가 된다. 여기에서, 제1 서브 X축 구동부(SXO1)는 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 순차적으로 출력하는바, 제1 X축 시프트 레지스터(XSR1)는 하이 상태의 비트를 2번 연속으로 제공받을 수 있다. 이에 따라, 제1 서브 X축 구동부의 출력(SXO1-O)은 시간 t2에서 시간 t4 동안 하이 상태가 된다. 또한 시간 t2에서 제1 서브 Y축 구동부의 출력(SYO1-O)이 하이 상태가 된다. 다만, 제1 서브 Y축 구동부(SYO1)는 제1 서브 X축 구동부(SXO1)와 달리, 제1 서브 Y축 출력 신호(YOS1)만을 출력하는바, 제1 Y축 시프트 레지스터(YSR1)는 하이 상태의 비트를 한번 제공받는다. 이에 따라, 시간 t3에서는 제1 서브 Y축 구동부의 출력(SYO1-O)은 로우 상태가 되고, 제2 서브 Y축 구동부의 출력(SYO2-O)은 하이 상태가 된다. 이는 제1 Y축 시프트 레지스터(YSR1)는 로우 상태의 비트를 제공받고 제2 Y축 시프트 레지스터(YSR2)는 하이 상태의 비트를 제1 Y축 시프트 레지스터(YSR1)로부터 제공받았기 때문이다. 결과적으로, 시간 t2에서 제1 서브 X축 구동부의 출력(SXO1-O)(즉, 제1 서브 X축 출력 신호)과 제1 서브 Y축 구동부의 출력(SYO1-O)(즉, 제1 서브 Y축 출력 신호)이 동시에 하이 상태가 되었기에, 제1 구동 신호(GO1)는 하이 상태가 된다. 또한 시간 t3에서 제1 서브 X축 구동부의 출력(SXO1-O)(즉, 제2 서브 X축 출력 신호)과 제2 서브 Y축 구동부의 출력(SYO1-O)(즉, 제2 서브 Y축 출력 신호)이 동시에 하이 상태가 되었기에, 제2 구동 신호(GO2)는 하이 상태가 된다. 물론 시간 t3에서 제1 서브 Y축 구동부의 출력(SYO1-O)(즉, 제1 서브 Y축 출력 신호)이 로우 상태가 되었기에, 제1 구동 신호(GO1)는 로우 상태가 된다.

다음으로 시간 t4에서 제1 서브 X축 구동부의 출력(SXO1-O)은 로우 상태가 되고, 제2 서브 X축 구동부의 출력(SXO2-O)은 하이 상태가 된다. 이는 제1 X축 시프트 레지스터(XSR1)는 로우 상태의 비트를 제공받고, 제2 X축 시프트 레지스터(XSR2)는 하이 상태의 비트를 제1 X축 시프트 레지스터(XSR1)로부터 시프트 받았기 때문이다. 또한 제3 Y축 시프트 레지스터(YSR3)가 하이 상태의 비트를 제2 Y축 시프트 레지스터(YSR2)로부터 제공받았기에, 제3 서브 Y축 구동부의 출력(SYO3-O)은 하이 상태가 된다. 결과적으로, 시간 t4에서 제2 서브 X축 구동부의 출력(SYO2-O)(즉, 제3 서브 X축 출력 신호)과 제3 서브 Y축 구동부의 출력(SYO3-O)(즉, 제3 서브 Y축 출력 신호)이 동시에 하이 상태가 되었기에, 제3 구동 신호(GO3)는 하이 상태가 된다.

이와 같은, 과정을 반복하여, 제1 내지 제N 서브 X축 구동부(SXO1~SXON)는 순차적으로 t2의 시간(예를 들면, 시간 t4 ― 시간 t2) 동안 하이 상태가 되고, 제1 내지 제4 Y축 구동부(SYO1~SYO4)는 순차적으로 t1의 시간(예를 들면, 시간 t3 ― 시간 t2) 동안 하이 상태가 된다. 물론 제1 내지 제4 Y축 시프트 레지스터(SR1~SR4)는 순환형 레지스터이기에, 시간 t11까지 제1 내지 제4 Y축 구동부(SYO1~SYO4)는 지속적으로 리사이클링(recycling)될 수 있다. 즉, 1-2-3-4-1-2-3-4 순으로 시간 t11까지 제1 내지 제4 서브 Y축 출력 신호(YOS1~YOS4)는 하이 상태가 된다.

또한 제1 내지 제2N 구동 신호(GO1~GO2N)는 순차적으로 t1의 시간(예를 들면, 시간 t3 ― 시간 t2) 동안 하이 상태가 된다. 즉, 각각의 서브 출력 제어부(SOC)로 제공되는 서브 X축 출력 신호(XOS)와 서브 Y축 출력 신호(YOS)가 동시에 하이 상태가 될 때, 각각의 구동 신호(GO)는 하이 상태가 될 수 있다. 이는 각각의 서브 출력 제어부(SOC)가 AND 연산을 수행하도록 설계되어 있기 때문이다. 즉, 각각의 서브 출력 제어부(SOC)가 AND 연산이 아닌 다른 연산(예를 들면, OR, NAND, NOR 등의 연산)을 수행하도록 설계된 경우, 제1 내지 제2N 구동 신호(GO1~GO2N)는 도 6과 다른 결과를 나타낼 수 있다.

도 7을 참조하면, 도 6의 C부분이 확대되어 도시되어 있다.

구체적으로, 제1 서브 X축 구동부의 출력(SXO1-O)의 폴링 엣지(falling edge)와 제2 서브 X축 구동부의 출력(SXO2-O)의 라이징 엣지(rising edge)가 서로 비오버랩할 수 있다. 즉, 시간 t4보다 약간 전에(즉, 시간 t4-1) 제1 서브 X축 구동부의 출력(SXO1-O)(즉, 제2 서브 X축 출력 신호)이 로우 상태가 되고, 시간 t4보다 약간 후에(즉, 시간 t4-2) 제2 서브 X축 구동부의 출력(SXO2-O)(즉, 제3 서브 X축 출력 신호)이 하이 상태가 될 수 있다. 이와 같이, 제1 내지 제N 서브 X축 구동부(SXO1~SXON) 중 연속되는 서브 X축 구동부의 출력 간에는 폴링 엣지와 라이징 엣지가 비오버랩되도록 설정될 수 있다.

이어서, 도 8을 참조하면, 도 6의 D부분이 확대되어 도시되어 있다.

구체적으로, 제1 서브 Y축 구동부의 출력(SYO1-O)의 폴링 엣지(falling edge)와 제2 서브 Y축 구동부의 출력(SYO2-O)의 라이징 엣지(rising edge)가 서로 비오버랩할 수 있다. 즉, 시간 t3보다 약간 전에(즉, 시간 t3-1) 제1 서브 Y축 구동부의 출력(SYO1-O)(즉, 제1 서브 Y축 출력 신호)이 로우 상태가 되고, 시간 t3보다 약간 후에(즉, 시간 t3-2) 제2 서브 Y축 구동부의 출력(SYO2-O)(즉, 제2 서브 Y축 출력 신호)이 하이 상태가 될 수 있다. 이와 같이, 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4) 중 연속되는 서브 Y축 구동부의 출력 간에는 폴링 엣지와 라이징 엣지가 비오버랩되도록 설정될 수 있다.

앞서 설명한 도 7 및 도 8 이외에도, 제1 내지 제2N 스위치부(SW1~SW2N), 제1 및 제2 서브 제어부(110, 115) 등에서도 신호 간 비오버랩 설정이 적용될 수 있다.

본 발명의 일 실시예에 따른 반도체 장치(1)는, 구동부를 크게 X축 구동부(XO)와 Y축 구동부(YO)로 나누고, 하나의 서브 Y축 구동부가 다수의 X축 구동부에 공유되어 사용되도록 하는 구조를 가지고 있다. 또한, 반도체 장치(1)는 X축 구동부(XO)의 서브 X축 구동부(SXO)의 X축 출력 신호수에 비례하여 구동 신호(GO)의 수가 증가하는 구성을 가짐으로써, 반도체 장치(1)(예를 들면, 게이트 구동 회로 또는 칩) 면적의 대부분을 차지하는 구동부의 면적을 감소시켜 가격 경쟁력을 확보할 수 있다.

구체적으로, 총 100개의 구동 신호가 필요하다고 가정했을 때, 본 발명의 일 실시예에 따른 반도체 장치(1)는 예를 들어, 4개의 서브 Y축 구동부와 50개의 서브 X축 구동부만 있으면 될 뿐 100개의 구동부를 갖출 필요가 없기에, 구동부 면적을 획기적으로 감소시킬 수 있다.

뿐만 아니라, 구동부 면적 감소에 따라 추가적으로 확보된 면적을 회로 성능 개선을 위한 공간으로 사용할 수 있게 함으로써, 반도체 장치(1) 자체적인 성능 개선을 달성할 수 있다.

이하에서는, 도 9 및 도 10을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치를 설명하도록 한다. 다만, 앞서 설명한 실시예와의 차이점을 중심으로 설명하도록 하고, 중복되는 내용은 생략하도록 한다.

도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 10은 도 9의 반도체 장치의 타이밍 다이어그램을 도시한 도면이다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 제어부(100), 제1 내지 제N X축 구동부(XO1~XON), 제1 및 제2 Y축 구동부(YO1, YO2), 출력 제어부(OC), 딜레이 방지 버퍼(DB)를 포함할 수 있다.

먼저, 제어부(100)는 제1 및 제2 서브 제어부(110, 115)를 포함할 수 있다.

구체적으로, 제1 서브 제어부(110)는 스타트 펄스 신호(SP)를 제1 X축 구동부(XO1)와 제1 Y축 구동부(YO1)에 제공할 수 있다. 또한 제2 서브 제어부(115)는 클럭 신호(CLK)를 제1 X축 구동부(XO1)와 제1 Y축 구동부(YO1)에 제공할 수 있다.

또한 도 9에서는 제1 및 제2 서브 제어부(110, 115)가 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 제1 X축 구동부(XO1) 및 제1 Y축 구동부(YO1)로 제공하는 모습이 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 서브 제어부(110, 115)는 스타트 펄스 신호(SP) 및 클럭 신호(CLK)를 제N X축 구동부(XON)(N은 2 이상의 자연수) 및 제2 Y축 구동부(YO2)로 제공할 수도 있다.

제1 내지 제N X축 구동부(XO1~XON)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 제공받아 X축 출력 신호를 생성할 수 있다. 여기에서, 제1 내지 제N X축 구동부(XO1~XON)는 제1 X축 구동부(XO1)가 스타트 펄스 신호(SP)를 제공받는다는 점을 제외하고는 동일한바, 제1 X축 구동부(XO1)를 예로 들어 설명하기로 한다.

구체적으로, 제1 X축 구동부(XO1)는 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)를 포함할 수 있다. 또한 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)는 각각 적어도 둘 이상의 서브 X축 출력 신호를 생성할 수 있다. 도 9에서는, 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)가 각각 2개의 서브 X축 출력 신호를 생성하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한 제1 X축 구동부(XO1)가 4개의 서브 X축 구동부를 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 추가적으로 앞서 언급한 X축 출력 신호는 제1 내지 제8N 서브 X축 출력 신호(XOS1~XOS8N)를 모두 포함하는 것이다.

제1 내지 제4 서브 X축 구동부(SXO1~SXO4) 각각은 제1 내지 제8N 서브 출력 제어부(SOC1~SOC8N) 중 어느 2개의 서브 출력 제어부로 서로 다른 2개의 서브 X축 출력 신호를 제공할 수 있다. 구체적으로, 예를 들면, 제1 서브 X축 구동부(SXO1)는 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 제1 및 제5 서브 출력 제어부(SOC1, SOC5)로 제공할 수 있고, 제2 서브 X축 구동부(SXO2)는 제3 및 제4 서브 X축 출력 신호(XOS3, XOS4)를 제2 및 제6 서브 출력 제어부(SOC2, SOC6)로 제공할 수 있다. 즉, 도 9에서는 제1 서브 X축 구동부(SXO1)가 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 제1 및 제5 서브 출력 제어부(SOC1, SOC5)로 제공하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니고, 여러 가지 조건 및 환경에 따라 제1 및 제2 서브 X축 출력 신호(XOS1, XOS2)를 다른 서브 출력 제어부로 제공할 수도 있다. 물론 제1 서브 X축 구동부(SXO1) 외의 다른 서브 X축 구동부 역시 이와 같을 수 있다.

또한 제1 내지 제N X축 구동부(SXO1~SXON) 각각의 서브 X축 구동부는 X축 시프트 레지스터(예를 들면, 선형 레지스터)를 포함할 수 있다. 이에 따라, 제2 내지 제N X축 구동부(SXO2~SXON)는 순차적으로 앞서 설명한 제1 X축 구동부(SXO1)와 같이 동작하는바, 이에 대한 설명은 생략하도록 한다.

또한 제1 내지 제N X축 구동부(SXO1~SXON) 각각의 서브 X축 구동부는 X축 출력 로직, X축 레벨 시프터를 포함할 수 있는바, 이에 대한 구체적인 설명은 생략하도록 한다.

제1 및 제2 Y축 구동부(YO1, YO2)는 스타트 펄스 신호(SP)와 클럭 신호(CLK)를 제공받아 Y축 출력 신호를 생성할 수 있다.

먼저, 제1 Y축 구동부(YO1)는 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)를 포함하고, 제2 Y축 구동부(YO2)는 제5 내지 제8 서브 Y축 구동부(SYO5~SYO8)를 포함할 수 있다. 또한 제1 내지 제8 서브 Y축 구동부(SYO1~SYO8)는 각각 하나의 서브 Y축 출력 신호를 생성할 수 있다.

도 9에서는, 제1 및 제2 Y축 구동부(YO1, YO2)가 각각 4개의 서브 Y축 구동부를 포함하는 것을 도시하고 있지만, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 Y축 구동부(YO1, YO2)는 각각 4개 이상의 서브 Y축 구동부를 포함할 수도 있다. 다만, 제1 및 제2 Y축 구동부(YO1, YO2) 각각의 서브 Y축 구동부의 수는 제1 X축 구동부(XO1)의 서브 X축 출력 신호 수의 절반과 동일하다. 이는 제1 X축 구동부(XO1)의 제1 내지 제8 서브 X축 출력 신호(XOS1~XOS8)를 제1 및 제2 Y축 구동부(YO1, YO2)가 절반씩 분담하기 때문이다. 보다 구체적으로, 각 서브 X축 구동부(SXO1~SXO4)에서 생성되는 2개의 서브 X축 출력 신호 중 어느 하나는 제1 Y축 구동부(YO1)의 서브 Y축 구동부(즉, 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4) 중 하나)의 서브 Y축 출력 신호와 연동되고, 다른 하나는 제2 Y축 구동부(YO2)의 서브 Y축 구동부(즉, 제5 내지 제8 서브 Y축 구동부(SYO5~SYO8) 중 하나)의 서브 Y축 출력 신호와 연동되기 때문이다. 물론 제1 X축 구동부(XO1)의 서브 X축 구동부 각각의 출력 신호 수가 3개인 경우, 4개의 서브 Y축 구동부를 포함하는 Y축 구동부가 하나 더 필요하다.

즉, 제1 X축 구동부(XO1)와 제1 Y축 구동부(YO1)로 연속적인 스타트 펄스 신호(SP)가 인가되어, 인접한 두 구동 신호가 모두 턴온되는 것을 방지하기 위해, 서브 X축 구동부 각각의 레벨 시프터의 출력(즉, 2개의 서브 X축 출력 신호)을 분리하여 하나는 제1 Y축 구동부(YO1)와 연동시키고, 다른 하나는 제2 Y축 구동부(YO2)와 연동시키는 것이다. 이에 따라, 인접한 두 구동 신호가 모두 턴온되는 오동작을 방지할 수 있다.

추가적으로, 또한 제1 및 제2 Y축 구동부(YO1, YO2) 각각의 서브 Y축 구동부는 Y축 시프트 레지스터(예를 들면, 순환형 레지스터)를 포함할 수 있다. 이에 따라, 제1 내지 제8 서브 Y축 구동부(SYO1~SYO8)는 제1 내지 제2N 구동 신호(GO1~GO2N)가 모두 출력될 때까지 지속적으로 리사이클링 될 수 있다.

또한 제1 및 제2 Y축 구동부(YO1, YO2) 각각의 서브 Y축 구동부는 Y축 출력 로직, Y축 레벨 시프터를 포함할 수 있는바, 이에 대한 구체적인 설명은 생략하도록 한다.

결과적으로, 제1 서브 X축 구동부(SXO1)의 제1 서브 X축 출력 신호(XOS1)가 제1 서브 출력 제어부(SOC1)로 제공되고, 제2 서브 X축 출력 신호(XOS2)가 제5 서브 출력 제어부(SOC5)로 제공되는 경우, 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4) 중 어느 하나의 서브 Y축 출력 신호(예를 들면, 제1 서브 Y축 구동부(SYO1)의 제1 서브 Y축 출력 신호(YOS1))는 제1 서브 출력 제어부(SOC1)로 제공되고, 제5 내지 제8 서브 Y축 구동부(SYO5~SYO8) 중 어느 하나의 서브 Y축 출력 신호(예를 들면, 제5 서브 Y축 구동부(SYO5)의 제5 서브 Y축 출력 신호(YOS5))는 제5 서브 출력 제어부(SOC5)로 제공될 수 있다.

또한 서브 Y축 구동부(SYO)의 총 수는 스타트 펄스 신호(SP)의 연속으로 인가 가능한 수보다 크다. 예를 들면, 스타트 펄스 신호(SP)의 연속으로 인가 가능한 수가 7개인 경우 서브 Y축 구동부(SYO)의 총 수는 8개인 것이 바람직하다.

이하에서는, 도 9 및 도 10을 참조하여, 도 9의 반도체 장치(2)의 타이밍 다이어그램을 설명하도록 한다.

먼저, 스타트 펄스 신호(SP)가 시간 t1에서 하이 상태가 되면, 시간 t2에서 클럭 신호(CLK)가 하이 상태가 된다. 클럭 신호(CLK)가 하이 상태가 되면, 제1 서브 X축 구동부의 출력(SXO1-O)과 제1 서브 Y축 출력 구동부의 출력(SYO1-O)이 하이 상태가 된다. 여기에서, 제1 서브 X축 구동부(SXO1)는 제1 서브 X축 출력 신호(XOS1)를 출력하고, 제1 서브 Y축 구동부(SYO1)는 제1 서브 Y축 출력 신호(YOS1)를 출력한다. 이에 따라, 제1 구동 신호(GO1)가 하이 상태로 출력된다.

시간 t3에서 클럭 신호(CLK)가 다시 하이 상태가 되면, 제2 서브 X축 구동부의 출력(SXO2-O)과 제2 서브 Y축 구동부의 출력(SYO2-O)이 하이 상태가 된다. 여기에서, 제2 서브 X축 구동부(SXO2)는 제3 서브 X축 출력 신호(XOS3)를 출력하고, 제2 서브 Y축 구동부(SYO2)는 제2 서브 Y축 출력 신호(YOS2)를 출력한다. 이에 따라, 제2 구동 신호(GO2)가 하이 상태로 출력된다.

이와 같이, 순차적으로, 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)의 제1, 제3, 제5, 제7 서브 X축 출력 신호(XOS1, XOS3, XOS5, XOS7)가 출력되고, 제1 내지 제4 서브 Y축 구동부(SYO1~SYO4)의 제1 내지 제4 서브 Y축 출력 신호(YOS1~YOS4)가 출력될 수 있다.

그 후, 시간 t5에서, 다시 제1 서브 X축 구동부의 출력(SXO1-O)이 하이 상태가 되면서, 제2 서브 X축 출력 신호(XOS2)가 출력된다. 반면에, 제1 서브 Y축 구동부가 아닌 제2 서브 Y축 구동부의 출력(SYO2-O)이 하이 상태가 되면서, 제5 서브 Y축 출력 신호(YOS5)가 출력된다. 이에 따라, 제5 구동 신호(GO5)가 하이 상태로 출력된다.

또한 시간 t6에서는, 제2 서브 X축 구동부의 출력(SXO2-O)과 제6 서브 Y축 구동부의 출력(SYO6-O)이 하이 상태가 된다. 여기에서, 제2 서브 X축 구동부(SXO2)는 제4 서브 X축 출력 신호(XOS4)를 출력하고, 제6 서브 Y축 구동부(SYO6)는 제6 서브 Y축 출력 신호(YOS6)를 출력한다. 이에 따라, 제6 구동 신호(GO6)가 하이 상태로 출력된다.

이와 같이, 순차적으로, 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)의 제2, 제4, 제6, 제8 서브 X축 출력 신호(XOS2, XOS4, XOS6, XOS8)가 출력되고, 제5 내지 제8 서브 Y축 구동부(SYO5~SYO8)의 제5 내지 제8 서브 Y축 출력 신호(YOS5~YOS8)가 출력될 수 있다.

또한 시간 t7부터는 제5 내지 제8 서브 X축 구동부(즉, 제2 X축 구동부(XO2)의 서브 X축 구동부들)가, 제1 내지 제4 서브 X축 구동부가 동작한 것과 같이 동작하고, 제1 내지 제8 서브 Y축 구동부(SYO1~SYO8) 역시 앞서 설명한 바와 같이, 동작한다.

즉, 제2 내지 제N X축 구동부(XO2~XON) 각각의 서브 X축 구동부들은 앞서 설명한 제1 내지 제4 서브 X축 구동부(SXO1~SXO4)들 같이 순차적으로 동작하고, 제1 내지 제8 서브 Y축 구동부(SYO1~SYO8)는 제8N 구동 신호(GO8N)가 하이 상태로 출력될 때까지 지속적으로 리사이클링(recycling)된다.

본 발명의 다른 실시예에 따른 반도체 장치(2)는 서브 X축 구동부 각각의 레벨 시프터의 출력(즉, 2개의 서브 X축 출력 신호)을 분리하여 하나는 제1 Y축 구동부(YO1)와 연동시키고, 다른 하나는 제2 Y축 구동부(YO2)와 연동시킴으로써, 인접한 두 구동 신호가 모두 턴온되는 오동작을 방지할 수 있다. 즉, 반도체 장치(2)는 연속적으로 스타트 펄스 신호(SP)가 인가되는 경우에도, 연속적으로 인가되는 스타트 펄스 신호(SP)의 수보다 많은 서브 Y축 구동부를 가짐으로써, 오동작을 방지하여 신뢰성을 높일 수 있다.

이하에서는, 도 11 및 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하도록 한다. 여기에서, 전자 시스템은 예를 들어, 액정표시장치를 포함할 수 있는바, 이에 한정되는 것은 아니다.

도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다. 도 12는 도 11의 E부분을 설명하는 도면이다.

도 11을 참조하면, 전자 시스템(3)은 디지털 비디오 카드(10), 제어 모듈(11), 게이트 드라이버(12), 데이터 드라이버(13), 패널(20)을 포함한다.

구체적으로, 디지털 비디오 카드(10)는 아날로그 영상 신호를 디지털 영상 신호로 변환할 수 있다. 또한 디지털 비디오 카드(10)는 디지털 영상 신호를 제어 모듈(11)로 제공할 수 있다.

제어 모듈(11)은 디지털 비디오 카드(10)로부터 디지털 영상 신호를 제공받을 수 있다. 또한 제공받은 디지털 영상 신호를 컨트롤하여 특정 신호(PS)를 게이트 드라이버(12)로 제공할 수 있다.

게이트 드라이버(12)는 제어 모듈(11)로부터 제공받은 특정 신호(PS)를 토대로 패널(20)의 스위칭 소자인 TFT(Thin Film Transistor)를 온/오프 시킬 수 있다.

데이터 드라이버(13)는 제어 모듈(11)로부터 컨트롤된 데이터 신호를 인가 받아 패널(20)의 픽셀(즉, 화소) 영역에 영상 신호를 인가할 수 있다.

즉, 이러한 구성요소들을 포함하는 전자 시스템(3)은 먼저, 디지털 영상 신호를 디지털 비디오 카드(10)로부터 제어 모듈(11)로 전송한다. 제어 모듈(11)은 제공받은 디지털 영상 신호를 동기화시키고, 패널(20)의 데이터 버스 라인에 공급할 수 있도록 타임 컨트롤 등을 조절한 후 데이터 드라이버(13)로 전달한다. 또한, 제어 모듈(11)은 디지털 영상 신호를 패널(20)에 디스플레이 하기 위해 데이터 버스 라인을 통하여 전송되는 영상 신호를 픽셀 영역으로 전달할 수 있도록 스위칭 소자인 TFT를 온/오프 시켜준다. 즉, 제어 모듈(11)은 TFT를 구동시키는 특정 신호(PS)를 조절하여 게이트 드라이버(12)에 전달한다. 그 후, 데이터 드라이버(13)는 제어 모듈(11)로부터 전달된 신호를 토대로 액정 패널(20)에 형성된 복수개의 데이터 버스 라인에 주소를 설정하고, 이를 아날로그 변환하여 패널(20) 상에 순차적으로 전송한다.

또한 게이트 드라이버(12)는 패널(20) 상에 형성되어 있는 복수개의 게이트 버스 라인에 구동 신호를 순차적으로 인가하여 스위칭 소자를 턴온 또는 턴오프 시킴으로써, 데이터 버스 라인으로부터 전달되는 영상 신호가 각각의 픽셀 영역에 전달 될 수 있도록 한다.

여기에서, 도 13을 참조하여, 도 12의 E부분을 보다 구체적으로 살펴보도록 한다.

도 13을 참조하면, 게이트 드라이버(12)는 복수개의 게이트 구동 회로(G-IC1, G-IC2,,,,)를 포함하고, 패널(20)은 복수개의 픽셀을 포함할 수 있다. 또한 각각의 픽셀은 복수개의 픽셀 라인(PL) 즉, 게이트 버스 라인을 포함할 수 있다.

따라서, 제어 모듈(11)로부터 제공된 특정 신호(PS)가 제1 게이트 구동 회로(G-IC1)에 인가되면, 제1 게이트 구동 회로(G-IC1)부터 순차적으로 복수개의 게이트 구동 회로들이 복수개의 픽셀 라인(PL)에 구동 신호를 인가함으로써, 스위칭 소자를 턴온 또는 턴오프할 수 있다. 여기에서, 각각의 게이트 구동 회로(예를 들면, 제1 및 제2 게이트 구동 회로(G-IC1, G-IC2)는 앞서 설명한 본 발명의 몇몇 실시예들에 따른 반도체 장치(1, 2)를 포함할 수 있다.

이하에서는, 도 13 내지 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들에 대해 설명하도록 한다.

도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

도 13은 태블릿 PC(1200)을 도시한 도면이고, 도 14는 노트북(1300)을 도시한 도면이며, 도 15는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1, 2) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 제어부 XO: X축 구동부
YO: Y축 구동부 OC: 출력 제어부
SP: 스타트 펄스 신호 CLK: 클럭 신호

Claims

제어 신호를 생성하는 제어부;
상기 제어 신호를 제공받아 제1 내지 제4 서브 X축 출력 신호를 포함하는 X축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 X축 구동부를 포함하는 X축 구동부;
상기 제어 신호를 제공받아 제1 및 제2 서브 Y축 출력 신호를 포함하는 Y축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 Y축 구동부를 포함하는 Y축 구동부; 및
상기 X축 및 Y축 출력 신호를 제공받아 구동 신호를 생성하고, 서로 다른 제1 내지 제4 서브 출력 제어부를 포함하는 출력 제어부를 포함하되,
상기 제1 서브 X축 구동부는 상기 제1 및 제2 서브 X축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 상기 제2 서브 X축 구동부는 상기 제3 및 제4 서브 X축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하고,
상기 제1 서브 Y축 구동부는 상기 제1 서브 Y축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 상기 제2 서브 Y축 구동부는 상기 제2 서브 Y축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하는 반도체 장치.
제 1항에 있어서,
상기 제어 신호는 스타트 펄스(start pulse) 신호와 클럭(clock) 신호를 포함하는 반도체 장치.
제 1항에 있어서,
상기 제1 및 제2 서브 X축 구동부는 각각 제1 및 제2 X축 시프트 레지스터(shift register)를 포함하고,
상기 제1 X축 시프트 레지스터는 상기 제어 신호를 토대로 상기 X축 출력 신호를 결정하는 비트 스트림을 상기 제2 X축 시프트 레지스터로 시프트하는 반도체 장치.
제 3항에 있어서,
상기 제1 서브 X축 구동부는,
상기 제1 X축 시프트 레지스터의 출력을 토대로 상기 제1 및 제2 서브 X축 출력 신호의 상태를 결정하는 X축 출력 로직 신호를 생성하는 X축 출력 로직과,
상기 X축 출력 로직 신호의 전압을 승압하여 상기 제1 및 제2 서브 X축 출력 신호를 생성하는 X축 레벨 시프터(level shifter)를 더 포함하는 반도체 장치.
제 1항에 있어서,
상기 제1 및 제2 서브 Y축 구동부는 각각 제1 및 제2 Y축 시프트 레지스터(shift register)를 포함하고,
상기 제1 Y축 시프트 레지스터는 상기 제어 신호를 토대로 상기 Y축 출력 신호를 결정하는 비트 스트림을 상기 제2 Y축 시프트 레지스터로 시프트하는 반도체 장치.
제 1항에 있어서,
상기 제1 서브 출력 제어부는,
X축 출력 신호와 Y축 출력 신호를 제공받는 스위치부와,
상기 스위치부의 출력을 제공받아 구동 신호를 생성하는 출력 버퍼부를 포함하는 반도체 장치.
제 1항에 있어서,
상기 제1 내지 제4 서브 X축 출력 신호는 서로 비오버랩되고,
상기 제1 및 제2 서브 Y축 출력 신호는 서로 비오버랩되는 반도체 장치.
제 1항에 있어서,
상기 Y축 출력 신호의 딜레이(delay)를 방지하고, 상기 Y축 구동부와 상기 출력 제어부 사이에 배치된 딜레이 방지 버퍼를 더 포함하는 반도체 장치.
제어 신호를 생성하는 제어부;
상기 제어 신호를 제공받아 제1 내지 제4 서브 X축 출력 신호를 포함하는 X축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 X축 구동부를 포함하는 X축 구동부;
상기 제어 신호를 제공받아 제1 및 제2 서브 Y축 출력 신호를 포함하는 제1 Y축 출력 신호를 생성하고, 서로 다른 제1 및 제2 서브 Y축 구동부를 포함하는 제1 Y축 구동부;
상기 제어 신호를 제공받아 제3 및 제4 서브 Y축 출력 신호를 포함하는 제2 Y축 출력 신호를 생성하고, 서로 다른 제3 및 제4 서브 Y축 구동부를 포함하는 제2 Y축 구동부;
상기 X축과 제1 및 제2 Y축 출력 신호를 제공받아 구동 신호를 생성하고, 서로 다른 제1 내지 제4 서브 출력 제어부를 포함하는 출력 제어부를 포함하되,
상기 제1 서브 X축 구동부는 상기 제1 및 제2 서브 X축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 어느 2개의 서브 출력 제어부에 제공하고, 상기 제2 서브 X축 구동부는 상기 제3 및 제4 서브 X축 출력 신호를 생성하여 상기 제1 내지 제4 서브 출력 제어부 중 다른 2개의 서브 출력 제어부에 제공하고,
상기 제1 및 제2 서브 Y축 구동부는 상기 제1 및 제2 서브 Y축 출력 신호를 생성하여 상기 제1 및 제3 서브 X축 출력 신호가 제공된 2개의 서브 출력 제어부에 제공하고, 상기 제3 및 제4 서브 Y축 구동부는 상기 제3 및 제4 서브 Y축 출력 신호를 생성하여 상기 제2 및 제4 서브 X축 출력 신호가 제공된 2개의 서브 출력 제어부에 제공하는 반도체 장치.
스타트 펄스 신호와 클럭 신호를 생성하는 제어부;
상기 스타트 펄스 신호와 클럭 신호를 제공받아 출력 신호를 생성하는 구동부; 및
상기 출력 신호를 제공받아 구동 신호를 생성하는 출력 제어부를 포함하되,
상기 구동부는 복수의 X축 구동부와 복수의 Y축 구동부를 포함하고,
상기 복수의 Y축 구동부 각각은 상기 복수의 X축 구동부 중 적어도 2개와 연동되고,
상기 복수의 X축 구동부는 각각 적어도 2개의 X축 출력 신호를 생성하고,
상기 출력 제어부는 상기 복수의 Y축 구동부에 의해 생성된 Y축 출력 신호와 상기 복수의 X축 구동부에 의해 생성된 X축 출력 신호를 토대로 상기 구동 신호를 생성하는 반도체 장치.