TW463442B

TW463442B - Electrostatic discharge protection circuit having common discharge line

Info

Publication number: TW463442B
Application number: TW88115711A
Authority: TW
Inventors: Shiau-Shian Chen; Tian-Hau Tang; Mu-Jiun Wang
Original assignee: United Microelectronics Corp
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2001-11-11

Description

463442 五、發明說明（1) 5 -1發明領域：本發明係有關於一種半導體元件，其特別是關係到— 種具有靜電放電（Electrostatic Discharge, ESD)防護電路與共放電線（Common Discharge Line，CDL)之半導體元件。 5-2發明背景：靜電放電是一種常見的現象，其發生在處理半導體積體電路元件的期間。一靜霄電荷可能累積於不同的原因，進而對一個積體電路元件造成潛在地破壞性影響。靜電敌電的損害能夠典型地發生在積體電路元件製造過程中的測試階段期間、在安置積體電路元件到電路板上的裝配期間、以及在已經安裝積體電路的設備之使用期間。在一個電子元件中，由於不充足的靜電放電保護，因而損壞一個單一積體電路，進而牵制到一些電子元件設計上的功能，甚至所有的功能。半導體積體電路之靜電放電保護因此成為一個可靠性的問題。為了防止靜電放電所造成的破壞，已經提出了各種靜電崩潰保護技術。Japanese patent

Application Kokai Publication No. Hei 7-086510 係上述已提出之靜電崩潰保護技術之一，其揭露一種配備有共放電線（CDL)之半導體元件。

第4頁 463442 五、發明說明（2) ---— 對用於防止靜電放電損害之傳統設計，通常是-個龐大的網路組織，其大多數涉及在輸入/輸出焊墊與v.別比 ss終端之間、在輸入^/輸出焊墊與v. sub.卯終端之間、以及在V. sub. SS與V. sub_ DD功率軌道（p0Wer rai 1 )之間安置一保濩電路。相應地，上述之龐大的網路組織消耗大量的佈局範圍，尤其是用於一包括多個功率匯流排的架構上。此外，在任何兩個積體電路焊墊之間，傳統設計並不提供任何靜電放電保護。如此，在兩個積體電路焊墊之間出現的靜電放電應力只能間接地透過在v. sub· ss與沢sub. DD功率執道之間安置的保護電路繞過。然而’靜電放電脈衝波會推高在功率執道上的電位，進而導致對内部電路系統的潛在損害。K. Narita et al. 提出了另一種靜電放電保護電路設計在他們的論文中，其提名為MA NOVEL ON-CHIP ELECTROSTATIC DISCHARGE ( ESD ) PROTECTION FOR BEYOND 500 MHz DRAM," IEDM Proceeding，1 995，pp. 539-542。同樣地，此設計也以共放電線作放電途徑為其特色。第一A圖顯示一普遍用於靜電放電保護電路設計之傳統閘極接地（gate-grounded) NM0S場效應電晶體，其中閘極電極G在節點1 0之處與源極電極S連接及接地GND。上述之閘極接地NM0S場效應電晶體之電流對電壓（I-V)的特性

463442 五、發明說明（3) 係顯示於第一B圖中。藉由第一B圖可明確的看出當閘極接地NMOS場效應電晶體之汲極D與源極S之間的電壓V(如第一 A圖所示）大於一引發電壓Vtl (請參照點A )時，閘極接地 NMOS場效應電晶體隨即被引發（trigger)。在點B的地方閘極接地NMOS場效應電晶體突然跳回（snapback )，即當上述電壓V降至Vsb值時，此外，在點C之處（當電壓V等於vt2值時）進入第二個崩潰區域。閘極接地NMOS場效應電晶體一旦進入第二個崩潰區域，熱失控（thermal runaway)將產生，因而容易導致元件的損害。閘極接地NMOS場效應電晶體與一個二極體結合以形成一種以共放電線作放電途徑為其特色之靜電放電保護電路。第一C圖顯示了一特定何子之全面的靜電放電保護電路。任何兩個焊墊之間的保護電路被概要地描述出，在藉由焊墊1與焊墊2之間的電路為一敘述的例子。當一靜放電應力出現於焊塾2時具有就輝塾i而論之正極性，相關的靜電放電電壓耦合於—閉極接地籠〇 s場效應電晶體 ’並且引發在突然跳回模式 ’· 應電晶因此，一大量場效偏壓。、主要疋因為一極體h是順向，但其具耗合於一相反地，當一靜電放電應力出現於有就焊塾1而論之負極性，> 、兵征庇相關的靜電放電電

第6頁 4 6 3 44 2 五、發明說明（4) 閘極接地NMOS場效應電晶體队，並且引發在突然跳回模式中操作的閘極接地NMOS場效應電晶體N。因此，一大量的靜電放電電流“從焊塾1經由一共放電線3 0流向焊塾2，其主要是因為二極體E»2是順向偏壓。上述之對稱的放電途徑與靜電放電設計上的簡易化一併助長了使用共放電線結構於靜電放電保護設計之優點。雖然如此，傳統使用閘極接地NMOS場效應電晶體與二極體於焊墊與共放電線之間作為靜電放電基礎的引發電麗對保護次微乐積體電路元件仍然過高1此外，如之前所述 ’閘極接地NMOS場效應電晶體一旦進入第二個崩潰區域，熱失控將產生’因此容易導致元件的損害。再者，在互補式金氧半導體製程上’靜電放電保護若使用傳統的方式會較容易受限制’其主要是因為閘極接地NM〇s場效應電晶體的通道長度通常需要比輸出之NMOS短，以便達到閘極接地 NMOS場效應電晶體較輪出之.〇3先崩潰之目的β 因此本發明的一目的在提供一種為保護超大型積體電路’特別是針對互補式金氧半導體元件，提高靜電放電保護性能的電路，其配備有共放電線。 5 - 3發明目的及概述： t於上述之發明背景中，本發明的一目的在排除一或

第7頁 4 6344 2 五、發明說明（5) 多個因傳統靜電放電保護裝置之缺點及限制所產生的問題，發明的另一目的在提供一種具有比傳統設計低的引發電壓（trigger v〇itage)與保持電壓（h〇lding v〇ltage) 之靜電放電保護網路組織，其可有效地使次微米積體電路元件免於靜電放電的損害。

本發明的再一目的，係用以提供一種為保護超大型積體電路’特別是針對互補式金氧半導體元件，提高靜電放電保護性能的電路’其配備有共放電線（C〇inmori

Discharge Line, CDL) °

根據以上所述之目的，本發明提供了一種具有靜電放電防護電路與共放電線（CDL)之半導體元件。在本發明— 實施例中，上述之半導體元件包括一複數個結合焊墊，且每一個結合焊墊上有至少一個接點處；一共放電線；以及一保護元件連接在至少一個結合焊墊之接點處與共放電線之間。此外，上述之保護元件包含有一閘流電晶體（ thyristor )，通常是採用矽調節整流器（ silicon-control-rectifier)，其用作靜電放電保護；以及一引發元件（triggering device)，通常是採用齊納二極體（zener diode)，其用以降低矽調節整流器的一引發電壓（trigger voltage)。

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5-4圖式簡單說明：第一 A圖顯示一傳铋田之閘極接地 1守 '，死用作靜雷放雷 NMOS場效應電晶體的概要圖；评电狡電要素第一第一 C圖顯示一傳钱保護電路的概要圖；…、放電線(叫靜電放電(ESD)

第二A圖與第二B圖顯示—具有齊納二極體引發器之低引發電壓石夕調節整流器之兩種不同排列的概要圖；

第二C圖顯不在第二A與第二B圖中的低引發電壓矽調卽整流器之電流對電壓（I - V)特性的關係圖；第二圖顯不本發明一實施例之改良共放電線（CDL)靜電放電（ESD)保護電路；以及第四圖顯示本發明另一實施例之改良共放電線（CDL ) 靜電放電（ESD)保護電路。

第9頁 463442 五、發明說明（7) 主要部分之代表符號： 10 接地節點 3 0 ' 330 共放電線（common discharge line) 2 0 0 陰極間（cathode gate) 201 陰極 2 02 陽極閘（anode gate) 203 陽極 3 0 0、310、320 結合焊墊 301、311、321 接點處 302 、 312 、 303 、 313 ' 304 '314 、 305 >315 ' 306 、 316 、 Νι ' N2 > Nn HDn 、TU、Τ12 Τ2 、 Τ2ι 、 τ22 322 保護元件 323 ΡΝΡ雙載子電晶體之射極 324 ΝΡΝ雙載子電晶體之射極 325 Ra電阻之末端 326 Rb電阻之末端閘極接地NM0S場效應電晶體二極體齊納二極體（zener diode) 、Tln ΡΝΡ雙載子電晶體、Τ2η ΝΡΝ雙載子電晶體 val 、Ra2、Ran、Rb、Rbl、心2、Rbn 電阻 5一5發明詳細說明：

^ 6 3 442 五'發明說明（8) 在進入本發明之詳細說明前，首先揭露有關第二A圖與第一B圖之作為一靜電放電（electrostatic discharge) 保。蒦電路主要元素之低引發電壓（trigger v〇itage)石夕調節整流器（silicon-control-rectifier)。在上述兩個圆中’石夕調節整流器元件基本上都是由一個pNp雙載子連接電晶體T. sub. 1和一個NPN雙載子連接電晶體T· sub. 2所組成。PNP雙載子連接電晶體T. sub. 1的集極與npn雙載子連接電晶體T. sub. 2的基極相互連接，及形成一可藉由節點 200識別的陰極閘（cMhode gate )。陰極閘200則經由一散佈電阻R_ sub. a與NPN雙載子連接電晶體T. sub, 2的射極結合’即構成一陰極（cathode)201，且連接至一接地端GNI) 。再者’ PNP雙载子連接電晶體t. sub· 1的基極與肝n雙載子連接電晶體T.sub .2的集極相互連接，及形成一可藉由郎點2 0 2識別的陽極閘（a η 〇 d e g a t e ) 13陽極閘2 〇 2則經由一散佈電阻R. sub. b與PNP雙載子連接電晶體T. sub. 1的射極結合’即構成一陽極（an〇de) 203。為了降低秒調節整流器引發電壓’由大約3 0 - 5 0伏特減至5 -1 0伏特，一齊納二^ 體（zener diode)Z. sub. 1則被併入於矽調節整流器元件中 ’其用來作為一引發器。此齊納二極體2.叫匕.j可以放置在陽極203與陰極閘200之間，如同第二A圖所示，或者放置在陽極閘202與陰極201之間，如同第二b圖所示二無論何者’當任何一個電晶體開啟時，它會開啟另一個，而二者會持續開啟直到電流被打斷。如同上面所指出的，石夕調

第11頁 463442 五、發明說明（9) 節整流器是一個相當理想的晶片上保護元件’其主要是因為矽調節整流器可藉助於它較低的電阻來保護較敏感的元件。第二C圖顯示在第二A與第二B圖中具有齊納二極體的低引發電壓矽調節整流器之電流對電壓（I -V)特性的關係圖。藉由第二C圖可明確的看出當低引發電壓矽調節整流器之陽極203與陰極201之間的電壓V(如第二A或第二β 圖所示）大於一引發電壓Vt3 (請參照點D)時，低引發電塵矽調節整流器隨即被引發，且在點E的地方形成一低保持電壓（low-holding voltage)Vh，此外，通常由於保持電壓Vh报小，故功率消耗量較小。同時，使用齊納二極體做引發元素使得矽調節整流器亦擁有較低之引發電壓V+,， X 〇並能提升靜電放電之性能。第三圖顯示本發明一實施例之具有改良共放電線（CDL )靜電放電（ESD)保護電路之半導體元件，其採用上述第二 A圖中一具有齊納二極體之低引發電壓矽調節整流器。此半導體元件至少包含一複數個結合焊墊3〇〇、31〇、及32〇，其有可能是輸入焊墊、輪出焊墊、v. sub. DD焊墊、與V. sub. SS烊墊的組合，而每一個結合焊墊上有至少—個接點處301、311、及321，一共放電線（c〇mm〇n discharge 11 ne) 3 3 0 ’其具有兩端未封閉式的設計，即，既不接地也不連接至任何源頭；以及一保護元件3 〇 2、3 1 2、及3 2 2連

第 12頁 463442 五、發明說明（ίο) 接在至少一個結合焊墊之接點處與共放電線3 3 0之間。此外’每一個保護元件3〇2、31 2、或322都包括一矽調節整流器（silicon-controi-rectifier)，其用作靜電放電保 5蒦’以及一齊納二極體（zener di〇de)Z.sub,l、Z.sub.2 、或Z_ sub. η ’其用以降低矽調節整流器的一引發電壓（ trigger voltage) 〇 . 再者’矽調節整流器是由下列要素所組成：一 PNP雙載子電晶體T.sub. 11、T.sub. 12、或T.sub. In，其具有一射極303、313、或323連接到至少一個結合焊墊之接點處 ’ NPN 雙載子電晶體 T.sub.21、T.sub.22、或 T.sub.2n ，其具有一射極304、314、或324連接至共放電線330 ; — 弟電阻R.sub，al、R_sub.a2、或R.sub.an，其具有一第一末端3 05、315、或325連接至PNP雙載子電晶體之一集極與NPN雙載子電晶體之一基極，此第一電阻之一第二末端則連接至共放電線330 ;以及一第二電、R sub .b2、或R.sub.bn，其具有一第一末端連接到至少一個結合焊墊之接點處，此第二電阻之一第二末端3〇6、316、或 326則連接至PNP雙載子電晶體之一基極與NpN雙載子電晶體之一集極。本實施例之齊納二極體z.sub. i、z.sub 2、或z sub n係放置於PNP雙載子電晶體T.sub.u、Tsubl2、或τ.· sub. 1 η之射極與集極之間，即，齊納二極體之陽極係連接

第13頁 463442 五、發明說明（11) 至接點處3 0 1、31 1、或3 21，而其陰極則連接至第一電阻 R.sub.al、R.sub.a2、或 R.sub.an 之第一末端 305、315 ' 或325。第四圖顯示本發明另一實施例之改良共放電線（Cdl) 靜電放電（ESD)保護電路，其與上述之實施例非常類似，唯一不同的地方是齊納二極體的放置位置。齊納二極體在本實施例中也是用來降低共放電線（CDL)靜電放電（ESD)保護電路之矽調節整流器的引發電壓。本實施例之齊納二極體Z. sub. 1、Z. sub. 2、或z. sub. π係放置於NPN雙載子電晶體T，sub. 21、Τ· sub. 22、或T, sub. 2n之集極與射極之間，即’齊納二極體之陽極係連接至第二電阻R. sub. b 1、R. sub. b2、或R. sub. bn 之第二末端 3 06、316、或326，而其陰極則連接至共放電線3 3 〇。 …以上所述僅為本發明之較佳實施例而已，並非用以限疋本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍内。

Claims

m 4 63442 銮號 88115711 曰修正六、申請專利範圍 L. 一111 _ 1. 一種靜電放電防護電路，該靜電放電防護電路包含：一複數個結合焊墊’每一個結合焊墊上有至少一接頭

一共放電線（common discharge line)；以及一保護元件連接於至少一個結合焊墊之該接頭與該共放電線之間，該保護元件包含：一閘流電晶體（t h y r i s t 〇 r)，其用作靜電放電保護；以及後是否變更原實質一引發元件（triggering device)，其用以降低該閘流電晶體的一引發電壓（trigger voltage)。 2.如申請專利範圍第1項之靜電放電防護電路，其中上述之閘流電晶體包含一石夕調節整流器（s i 1 i c ο η - c ο n t r ο 1 -rectifier) ° 3·如申請專利範圍第2項之靜電放電防護電路，其中上述之矽調節整流器包括：一第一雙載子電晶體，其具有一射極連接到至少一個結合焊塾之該接頭；. —第二雙載子電晶體，其具有一射極連接至該共放電線；

一第一電阻，其具有一第一末端連接至該第一雙栽子電晶體之一集極與該第二雙載子電晶體之一基極，該第~ 電阻之一第二末端則連接至該共放電線；以及一第二電阻’其具有一第一末端連接到至少一個結合

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_案號 8811^11 六、申請專利範圍焊塾之該接頭’該第二電阻之一第二末端則連接至該雙載子電晶體之一基極與該第二雙載子電晶體之—g極 4.如申請專利範圍第3項之靜電放電防護電路，其中上述之第一雙載子電晶體包含一 pnp雙載子連接電晶體（ > bipolar junction transistor)。 5.如申請專利範圍第3項之靜電放電防護電路，其中上述之第二雙載子電晶體包含一 npn雙載子連接電晶體（ bipolar junction transistor) 〇 6 ·如申請專利範圍第3項之靜電放電防護電路，其中上述之引發元件包含一齊納二極體（zener diode)，其具有一陽極（anode)連接到至少一個結合焊墊之該接頭，與一陰極（cathode)連接至該第一電阻之該第一末端。 7.如申請專利範圍第3項之靜電放電防護電路，其中上述之引發元件包含一齊納二極體（zener· diode)，其具有一陽極（an ode )連接至該第二電阻之該第二末端，與一陰極 (cathode)連接至該共放電線。 8.如申請專利範圍第3項之靜電放電防護電路，其中上述之引發元件包含一nmos場效應電晶體，其具有一汲極連接至该第二電阻之該第二末端，該nmos場效應電晶體之一源極和一閘極則都連接至該共放電線。

第16頁 2001.07.23.016 /16 3 4 4 2 _j 號 88115711 六、申請專利範圍

修正電路，其中上 9·如申請專利範圍第6項之半靜電述之引發電壓係大約介於5至1〇伏特敌電防護上述 1 0.如申請專利範圍第7項之靜電故之引發電壓係大約介於5至1 〇伏特。方遵電路，其中 11 _如申凊專利範圍第8項之靜電放之引發電壓係大約在1 5伏特左右。防濩電路，其中上述 12.如申請專利範圍第1項之靜電放之複數個結合焊墊包含輸入焊墊：m’其中上述墊、及V· sub· SS焊墊。出¥塾、V. sub. DD焊 13. —種具有一共放電線之靜電電防護電路包含：一複數個結合焊墊，每一個結合放電防護電路，該靜電放烊墊上有至少一接頭一共放電線（comnion discharge Une)，其且浐未封閉式的設計’ ~，既不接地也不連接至任何源頭兩：及一保護元件連接於至少一個結合焊墊之該接頭與診丘放電線之間’該保護元件包含：、一矽調節整流器（silicon_c〇ntrC)卜rectifie ，其用作靜電放電保護；以及第17頁 2001.07. 23.017 A 6 3 4 4 2 ___塞號 8811S711____年月 a_修正六、申請專利範圍齊納二極體（z e n e r d i 〇 d e)，其用以降低該石夕調節整流器的—引發電壓（trigger voltage)。 14. 如申請專利範圍第1 3項之靜電放電防護電路，其中上述之矽調節整流器包括：一第一雙载子電晶體，其具有一射極連接到至少一個結合焊墊之該接頭；一第二雙載子電晶體，其具有一射極連接至該共放電線；一第一電阻，其具有一第一末端連接至該第一雙載子電晶體之一集極與該第二雙載子電晶體之一基極，該第一電阻之一第二末端則連接至該共放電線；.以及一第二電阻’其具有一第一末端連接到至少一個結合焊整之該接頭’該第二電阻之一第二末端則連接至該第一雙載子電晶體之一基極與該第二雙.載子電晶體之一集極。 15. 如申請專利範圍第1 4項之靜電放電防護電路，其中上述之第一雙載子電晶體包含一 pnp雙載子連接電晶體（ bipolar junction transistor)。 16·如申請專利範圍第1 4項之靜電放電防護電路，其中上述之第二雙載子電晶體包含一 npn雙载子連接電晶體（ b i Ρ ο 1 a r j u n c t i ο n t r a n s i s t 〇 r )。如申請專利範圍第1 4項之靜電放電防謹雷政，其中上

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=之齊一極體具有一陽極（an〇de)連接到至少一個結合 1^^之°玄接頭’與一陰極（cathode)連接至該第一電阻之 18,如申請專利範圍第以項之靜電放電防護電路，其中上齊，二極體具有一陽極（an〇de)連接至該第二電阻之一末端，與一陰極（cathode)連接至該共放電線乂 1 9.如申請專利範圍第1 7項之靜t放電防護電路，其中上述之引發電壓係大約介於5至1 〇伏特。 20·如申請專利範圍第18項之靜電放電防護電路，立述之引發電壓係大約介於5至10伏特。八τ I 放電防護電路，其中上、輸出焊墊、V. sub. DD 21.如申請專利範圍第1 3項之靜電述之複數個結合焊塾包含輸入悍塾焊勢、及V.sub.SS焊整。

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