TW461103B - Circuit design method, and automatic design method and apparatus of clock signal wiring - Google Patents

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461103 補.. 五、發明説明（ 〔發明領域〕 本發明係關於之電路設計方法以及考慮到資料路徑的 延遲而自動設計時脈信號的配線之時脈信號配線的自動設 計方法及裝置。 經 .濟 部 智 慧 財 局 消 費 合 作 社 印 製 〔先行技術〕 第1 5圖 圖能明白，順 F F構成。通 路L C的傳送 電路L C傳送 。此傳送延遲 丁 s u ，及時 的關係乃順序 現狀則是 ，爲時脈周期 器電路F F進 遲時間.T p d 各正反器電路 時間T p d而 作速度。 另外，第 係爲表示一般性順序電路 序電路係由組合邏輯電路 常，此順序電路的動作速 延遲時間Tpd決定。也 信號所需時間，即傳送延 時間Tpd、正反器電路 脈周期Tck滿足Tpd 電路正確地動作之條件。 正反器電路F F的安裝時 T c k的1〜5 %程度。 行設計，所以順序電路的 而被決定。即是順序電路 F F間之組合邏輯電路L 被決定。也就是關鍵路徑 之圖。從此第1 5 L C及正反器電路 度係由組合邏輯電 就是說依組合邏輯 遲時間T p d而定 F F的安裝時間 + Tsu<Tsk 間T s u極接近零 因用只此樣的正反 動作速度以傳送延 的動作速度以位於 C的最大傳送延遲 決定順序電路的動 圖係爲表示一般性的順序電路及其時間 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標牟（CNS ) A4规格{ 210X297公釐〉 -4 A7 B7 461103 五、發明說明（2 ) 圖。從此第1 6圖能明白，在於含有順序電路之半導體積 體電路’正反器電路F F輸出資料輸出信號之時間或是正 反器電路F F載入所輸入資料輸入信號之時間同步於所被 供給時脈信號的提升（或是下降）邊緣之時間。在於第 1 6圖具有從正反器電路F F ( 1 )到正反器電路f F (. 2)的路徑及從正反器電路FF (2)到正反器電路（3 )的路徑等2個路徑。即是具有組合邏輯電路L C (2 ) 的路徑以及組合邏輯電路L C ( 3 )的路徑等2個路徑。 在於這些路徑，也有組合邏輯電路L C ( 2 )的傳送延遲 時間T p d之値較大，組合邏輯電路L C ( 3 )的傳送延 遲時間T p d之値較小的情況。此樣的情況，時脈信號的 最大周波數只依照組合邏輯電路L C ( 2 )的傳送延遲時 間T p d之値而被決定。此樣的情況，表示對於時脈信號 之寬裕的延遲（Slack )値S L，組合邏輯電路L C ( 3 ) 比組合邏輯電路L C ( 2 )還大。因而，時脈信號的最大 動作周波數係爲配合延遲値S L較小的組合邏輯電路L C (2)而被決定。然而，延遲値SL可以以SL=Tck ^T.su — Tpd 表示。 此處，在設計此樣順序電路的階段，用R T L ( Register · Transfer ·. Level )記述藉由電腦等進fl設計·。 在於此順序電路的設計階段，若爲使其提高順序電路的動 作速度之情況，必須在相當於關鍵路徑之組合邏輯電路 L C新插入別個正反器電路F F。即是爲了分割具有最大 傳送延遲時間T p d之組合邏輯電路:.L C ’必須用手將正 (請先閲讀背面之注意事項再填寫本頁) -----1 II ------：------.——、束--------訂---------線. 經濟部智慧財產局員工消費.合作社印製

-1 -ϋ I ϋ n n ϋ 1 I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） _ 5 - 經濟部智慧財岌局員κ消費合作社印製 4 6 110 3 A7 B7 五、發明說明（3 ) 反器電路F F插入到此組合邏輯電路L C °此樣插入正反 器電路F F時，則無須用人手條正R T L記述。 另外，設計階段之^時脈信號的配線設計具有自動配線 及手動配線方式。這些當中’自動配線則只是進行配線使 其對於全部的正反器電路F F同時輸入時脈信號。即是只. 在同一的時間將時脈信號輸入到全部的正反器電路FF。 另則若施予手動配線，則也能是考慮到資料路徑的延遲之 時脈信號的配線。即是也能在複數個正反器電路F F當中 時間偏離供給時脈信號。但是施行手動配線則配線的設計 上須要龐大的勞力及時間，會有對設計效率造成影響之問 題點。 - 〔發明槪述〕 本發明鑑於上述課題；其目的係爲提供藉由在正反器 電路內藏延遲電路，而外部時脈信號提昇後經過一定的時 間後使其提昇內郡時脈信號之真延遲機能之正反器電路 另外，藉由使用此樣具延遲機能之正反器電1^，而適度地 減少在順序電路的設計階段之R T L記述的修正。 另外，其目的係爲提供能自動地施行考慮到資料路徑 的延遲之時脈信號的配線之半導體積體電路其時脈信號配 線之自動設計裝置及其方法。 〔圖面之簡單說明Γ 以下，從本發明實施形態之詳紐說明及圖面，促使充 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — — — — ^ i — — — — — — — — — — ^ \ <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 461103 A7 _____B7_____ 五、發明說明（4 ) 分理解本發明。但是這些圖面並不是限於特定實施形態的 意圖，而單是用於說明及促使理解。 第1圖係爲以方塊圖表示本發明第1實施形態之具延 遲功能之正反器電路的電路構成圖。 第2圖係爲表示爲了說明第1圖所示具延遲機能之正 反器電路的動作之流程圖。 · 第3圖係爲表示第1圖所示具延遲機能之正反器電路 的具體電路構成圖。 第4圖係爲表示本發明第1實施形態之變形例圖。 第5圖係爲以方塊.圖表示本發明第2實施形態之具延 遲機能之正反器電路的電路構成圖。 第6圖係爲表示爲了說明第5圖所示具延遲機能之正 反器電路的動作之流程圖。 第7圖係爲表示第5圖所示具延遲機能之正反器電路 的具體電路構成圖。 .第8圖係爲說明準備具延遲機能之正反器電路作爲程 序庫進行順序電路的設計時之流程圖。 第9圖係爲說明造成保留違反之樣子圖。 第1 0圖係爲表示爲了說明本發明第4實施形態之半 導體積體電路中用以進行時脈信號配線的自動設計之運算 之流程圖。 第1 1圖係爲表示在於時脈信號的到達時刻設定處理 ，能變更始終點的正反器電路之時脈信號供給時間時之正 反器電路及其時脈信號的時間圖。' 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本·!) 4 6 1 1 0 3 A7 ____ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 第 ，能變 正反器 第 ，能變 正反器 第 ，不能 正反器 第 成之一 第 及正反 時間圖 1 2圖係爲 更只有始點 電路及其時 1 3圖係爲 更只有終點 電路及其時 1 4圖係爲 變更始終點 電路圖。 1 5圖係爲 般性順序電 1 6圖係爲 器電路所構 主要元件對照表 表示在於時脈信號的到達時刻設定處理 的正反器電路之時脈信號供給時間時之 脈信號的時間圖》 表示在於時脈信號的到達時刻設定處理' 的正反器電路之時脈信號供給時間時之. 脈信號的時間圖。 表示在於時脈信號的到達時刻設定處理 的正反器電路之時脈信號供給時間時之 表示由組合邏輯電路及正反器電路所構 路圖。 表示將時脈信號供給到由組合邏輯亀路 成之一般性順序電路中的正反器電路之 1 0 正 反 器 電 路 1 0 a 時脈 式 反 相 器 1 0 b 反 相 器 1 0 C 轉移 閜 極 1 0 d 反 相 器 1 0 e 反相 器 1 0 d 反 相 器 1 0 f 時脈 式 反 相 器 1 0 g 時 脈 式 反 相器 1 1 閂鎖 電 路 2 0 延 遲 電 路 2 0 a 反相 器 3 0 a 反相 器 3 0 b 反相 器 4 0 閂 鎖 電 路 4 2 \脈衝 波 產 生 信 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .〇 (請先閱讀背面之注意事項再填寫本頁) - --線. 461103 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6 ) 42a 反相器 42b NAND電路 〔實施形態〕 〔第1實施形態〕 本發明第1實施形態，由於比供給到其他正反器電路 之時脈信號的時間還使其延遲只供給到特定正反器電路之 時脈信號的時間，因而可以外表上只有特定的正反器電路 增長時脈周期。然且因而可以以較高周波數的時脈信號使 其動作順序電路。更詳細狀況，以下進行說明。 第1圖係爲表示本實施形態具延遲機能之正反器電路 的構成之方塊圖。從此第1圖能明白，本實施形態具延遲 機能之正反器電路，具備芷反器電路1 0及延遲電路2 0 而被構成。 在正反器電路10的輸入端子D，輸入從外部之資料 輸入信號D I S。在正反器電路1 0的時脈端子，輸入從 延遲電路20之內部時脈信號ICLK。從正反器電路 1 0的輸出端子Q，與內部時脈信號I CLK同步後，往 外部輸出資料輸出信號D 0 S。即是正反器電路1 〇係爲 在內部時脈信號I C L K的提昇時載入資料輸入信號 D I S後保持該信號，作爲資料輸出信號DO S輸出之電 路。 在延遲電路2 0.，輸入從外部之外部時脈信號 ECLK ;輸出前述過的內部時脈信號I CLK。此內部 時脈信號I C L K係爲比外部時脈信、號E C L K還延遲一 (請先閲讀背面之注意事項再填寫本頁) ^•!| 訂·！-線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- 461103

五、發明說明（7 ) 定時間之信號。 其次根據第2圖’說明第1實施形態具延遲機能之正 反器電路的動作。此第2圖係爲表示爲了說明第1實施形 態具延遲機能之正反器電路的動作之時間圖。 從此第2圖能明白’在時刻t 1'外部時脈信號 ECLK從低切換爲高。但是內部時脈信號ICLK藉由 延遲電路2 0的作動’在時刻t 1的時間點爲保持低的原 狀。其次在時刻t 2輸入資料信號D I S從低切換爲高。 即是由於被設在此具延遲機能之正反器電路之前段的組合 邏輯電路之傳送延遲時間T p d較大，所以比外部時脈信 號ECLK的提昇時刻t1還延遲ATI而提昇資料輸入 信號D I S。 < ， 經濟部智慧財產局員工消費合作社印製 繼而’在時刻t 3內部時脈信號I C L K從低切換爲 高。即是藉由延遲電路2 0的作動，比外部時脈信號 ECLK還延遲ΔΤ2而提昇內部時脈信號I CLK。與 此內部時脈信號ICLK同步後正反器電路1〇載入資料 輸入信號D I S，作爲資料輸出信號DOS輸出。因而， 在時刻t 3，資料輸出信號DOS，從低切換爲高。 藉由此狀況，由於前段組合邏輯電路的傳送延遲時間 T p (1較大，所以正反器電路1 〇載入只ΛΤ 1延遲到達 之資料輸入信號D I S，可以作爲資料輸出信號DO S輸 出。 第3圖係爲表示本實施形態具延遲機能之正反器電路 的具體電路構成例之圖。 —' -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 461103 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 從此第3圖能明白，延遲電路2 0具備串聯連接之複 數個反相器2 0 a而被構成。在於本實施形態，在此延遲 電路2 0設有偶數個反相器2 0 a。由於能改變此反相器 2 0 a的個數，所以能變更延遲電路2 0的延遲時間 △ T 2。 延遲電路2 0的輸出被連接至反相器3 0 a 從此反 相器30a輸出反轉內部時脈信號/I CLK。另外此反 相器3 0 a的輸出被連接至反相器3 0 b ;從此反相器 3 0. b輸出內部時脈信號I CLK。 正反器電路1 0具備串聯連接之時脈式反相器1 0 a 及反相器1 0 b及轉移閘極（transfer gate ) 1 0 c及反相 器1 0 d及反相器1 〇 e等而被構成。進而此正反器電路 1 0具備與反相器1 0 b並聯連接之時脈式反相器1 0 f 、及與反相器1 〇 d並聯連接之時脈式反相器1 0 g而被 構成。然後在時脈式反相器1 0 a輸入資料輸入信號 DIS;從反相器10e輸出資料輸出信號DOS。 如上述，若利用本實施形態具延遲機能之正反器電路 ，則由於外部時脈信號E C L K提昇後，在於一定的延遲 時間ΔΤ2提昇內部時脈信號I CLK，因而可以只延遲 時間ΛΤ 2分延遲正反器電路1 〇之資料輸入信號D I S 載入。即是可以使安裝時間T s 11外表上持有負之値。因 而至具延遲機能之正反器電路的資料輸入信號DIS到達 就是只有延遲時間ΔΤ 2分延遲到達，正反器電路1 0也 可以正確地載入資料輸入信號D Γ S\。因此可以以較短周 I-------- - ^ illllll ^ίι—m — \ ^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 461103 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 期的外部時脈信號E C L K動作此具延遲機能之正反器電 路。 然而，在於第1實施形態以例說明過在正反器電路 1 0適用本發明的情況。但是從第4圖能明白，與正反器 電路1 0同樣地關於時脈信號所必要之閂鎖電路1 1也可. 以適用本發明。此閂鎖電路1 1係爲在內部時脈信號 I CLK爲高準位的期間載入資料輸入信號D I S，作爲 資料輸出信號DOS輸出，內部時脈信號I CLK爲低準 位的期間保持載入到高準位的期間之資料輸入信號D I S ，作爲資料輸出信號D 0 S輸出之電路。因此，第4圖所 示之電路構成能稱爲具延遲機能之閂鎖電路之廣義的具延 遲機能之正反器電路。 ^ ' 從此狀況能明白，若爲如同正反器電路1 0或閂鎖電 路1 1之同步於時脈信號，保持資料輸入信號D I S，作 爲資料輸出信號D 0 S輸出之資料保持輸出電路，則可以 適用本發明。 〔第2實施形態〕 本發明的第2實施形態係爲取代第1實施形態之正反 器電路改而設置閂鎖電路及脈衝波信號產生電路，因而達 到削減半導體積體電路所佔用的面積。 第5圖係爲表示第2實施形態具延遲機能之正反器電 路的構成之方塊圖。 從此第5圖能明白，第2實施形態具延遲機能之正反 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -I I I---— I— —I — I 訂.— . (請先閱讀背面之注意事項再填寫本頁) 4 6 110 3 A7 '_B7___'__ 五、發明說明（ίο) 器電路具備閂鎖電路4 0及脈衝波產生信號電路4 2及延 遲電路2 0而被構成。在本實施形態，利用閂鎖電路4 0 及脈衝波產生信號電路42，實現正反器動作。 延遲電路2 0與上述第1實施形態同樣地，將所被輸 入之外部時脈信號E C L K隔著一定的延遲時間作爲內部 時脈信號ICLK輸出。此內部時脈信號ICLK輸入到 脈衝波信號產生電路42。 在脈衝波產生信號電路4 2，同步於內部時脈信號 I CLK的提昇，生成較短脈衝幅之脈衝波信號PS。即 是生成此高準位的時間比內部時脈信號ICLK的1時脈 周期之高準位的時間還短之脈衝波信號P S。此脈衝波信 號P S被輸入到閂鎖電路4 0。 在閂鎖電路4 0，除了輸入此脈衝波信號PS，其他 輸入資料輸入信號D I S ;輸出資料輸出信號DO S。此 閂鎖電路4 0係爲脈衝波信號P S爲高準位的期間載入資 料輸入信號D I S之値，作爲資料輸出信號DO S輸出： 脈衝波信號P S爲低準位的期間，保持此脈衝波信號P S 下降時的資料輸入信號D I S之値，作爲資料輸出信號 DOS輸出之電路。 其次根據第6圖，說明第2實施形態具延遲機能之正 反器電路的動作。此第6圖係爲表示爲了說明第2實施形 態具延遲機能之正反器電路的動作之時間圖。 從第6圖能明白，在時刻t1外部時脈信號ECLK 從低切換爲高。但是內部時脈信號ΓΧ L K藉由延遲電路 I n I I I I I ^ I I n I ^ · I S ϋ .1 I I I 一-SJ« — — — I — I ^ I r V 、 <請先閱讀背面之注意事項再*(寫本頁)

IT 經濟部智慧財產局員工消費合作社印製 •-1 t纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） -13· 46 110 3 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（11 ) 2 0的作動’在時刻t 1的時間點保持低的原狀。因而脈 衝波信號P S也是此時刻t 1的時間點則保持低的原狀。 其次在時刻t 2輸入資料信號D I S從低切換爲高。即是 由於被設在此具延遲機能之正反器電路之前段的組合邏輯 電路之傳送延遲時間T p d較大，所以比外部時脈信號 ECLK的提昇時刻t1只延遲ΛΤ1，而上昇資料輸入 信號D I S。 繼而’在時刻t 3內部時脈信號I CLK從低切換爲 高。即是藉由延遲電路20的作動，比外部時脈信號 E C LK延遲ΛΤ 2而上昇內部時脈信號I C LK。與內 部時脈信號I C L K同步後，脈衝波信號p S從低切換爲 高。由於此脈衝波信號P §形成爲高，所以閂鎖電路4 0 ，載入資料輸入信號D I S，作爲資料輸出信號D 0 S輸 出。因而在於時刻t 3，資料輸出信號DOS從低切換爲 高。也就是由於前段組合邏輯電路的傳送延遲時間T p d 較大，所以閂鎖電路4 0載入延遲△ T 1到達之資料輸入 信號D I S，可以作爲資料輸出信號DOS輸出。繼而， 在時刻t 4脈衝波信號P S從高切換爲低。即是只在時刻 t 3至時刻t 4之間的短時間，輸出脈衝波信號P S。 第7圖係爲表示本實施形態具延遲機能之正反器電路 的具體電路構成例之圖。 從此第7圖能明白，延遲電路2 0，與上述過第1實 施形態同樣地’串聯連接偶數個反相器2 0 a而成。此延 遲電路2 0的輸出之內部時脈信號Γ:Χ L K被輸入到脈衝 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -------------「St--------訂---------線 rd (請先閲讀背面之注意事項再填寫本頁) A7 461103 _B7__ 五、發明說明（12 ) 波信號產生電路4 2的反相器4 2 a及NAND電路4 2 b。反相器4 2 a被設有奇數個，串聯連接。此反相器 4 2 a的最終輸出也是被連接到NAND電路4 2 b。即 是內部時脈信號I C L K及反相器4 2 a的最終輸出都被 輸入到N.AND電路4 2 b。從NAND電路4 2 b輸出 反轉脈衝波信號/P s。此反轉脈衝波信號/P s被輸入 到反相器4 2 C ;從此反相器4 2 C輸出脈衝波信號P S 。這些脈衝波信號P S及反轉脈衝波信號/P S都被輸入 到閂鎖電路4 0。 閂鎖電路4 0具備串聯連接之時脈式反相器4 0 a及 反相器4 0 b而被構成。進而閂鎖電.路4 0具備與反相器 4 0 b並聯連接之時脈式皮相器4 (Tc而被構成。在時脈 式反相器4 0 a輸入資料輸入信號D I S ;從反相器4 0 b輸出資料輸出信號D 0 S。 如上述若爲利用本實施形態具延遲機能之正反器電路 ，則以脈衝波信號產生電路4 2及閂鎖電路4 0使其作動 正反器，所以可以減少半導體積體電路的占用面積。即是 如上述過的第1實施形態，將延遲電路2 0與通常的正反 器電路1 0組合而構成具負的安裝時間T s u之具延遲機 能之正反器電路時，當然比通常的正反器電路1 〇還增大 面積及消耗電力。對於此點，在本實施形態，爲了補足此 缺點，因利用延遲電路2 0及脈衝波信號產生電路4 2及 閂鎖電路4 0，構成具有負的安裝時間T s u之具延遲機 能之正反器電路，所以可以使面積形:成爲上述過第1實施 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） ----.---------..i------- (請先閲讀背面之注意事項再填寫本頁> 訂·--------線. 經濟部智慧財產局員工消費合作社印製 -15- 461103 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（13) 形態的約2/3程度。即是通常的正反器電路1〇由於是 以主閂鎖電路及從屬閃_鎖電路所構成，所以閂鎖電路4 0 以正反器電路1 0的一半程度之面積就可以實現。然後在 此所削減過的部分放置延遲電路2 0及脈衝波信號產生電 路4 2，就可以以較小的面積實現具延遲機能之正反器電. 路。 ' 〔第3實施形態〕 第3實施形態係爲關於使用上述過第1及第2實施形 態具延遲機能之正反器之設計手法；將安裝時間T s u不 同的複數個具延遲機能之正反器電路作爲程序庫備用於設 計開發用的電腦，進行設訐開發。1 在1個順序電路含有複數個組合邏輯電路。因而在構 成順序電路之組合邏輯電路的延遲電路若也有較大的時間 則也會有較小的時間。在於順序電路的設計階段’ 一般這 些當中延遲電路最大的稱爲關鍵路徑，決定順序電路的動 作周期。即是以關鍵路徑決定最高的時脈信號周波收。動 作周期未達目標値時’加強關鍵路徑部分的組合邏輯電路 變更。具體上，必須在關鍵路徑部分的組合邏輯電路插入 正反器電路，分割此組合邏輯電路。當經此樣的變更時’ 通常是以變更R τ L記述等作爲對應。 不過，若用上述第1及第2實施形態具延遲機能之正 反器電路，則在不須變更關鍵路徑的組合邏輯電路下就可 以加快動作周期。即是若將關鍵路徑之組合邏輯電路的延 私紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 16 ---；---------、"--------訂---------線 ru (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印5农 4 6 110 3 A7 — B7 五、發明說明（14 ) 遲時間當中，具有欲縮短的未達時間T d分的延遲電路 2 0之具延遲機能之正反器電路，用於該組合邏輯電路的 後段即可。也就是若變更輸入關鍵路徑的信號之正反器電 路即可。 例如，由於第1 5圖中的組合邏輯電路L C ( 2 )的 傳送延遲時l€；TP d itj； ’所以比時脈信號只&遲未達時 間T >，組合邏輯電路L C ( 2 )的輸出信號到達正反器 電路F F ( 2 )。即是未達時間靜爲T d。此情況’將此 組合邏輯電路L C ( 2 )之後段的正反襄電路F F ( 2 ) 更換爲具有只延遲未達序間Td分的具延遲機能之正反器 電路，因而正反器電路F F f2 )可以正確地載入組合邏 輯電路的輸出信號。 另外，實際上會有由關鍵路徑其他存在有延遲時間較 小的未滿動作周期的目標値之組合邏輯電路的路徑。爲了 對應於這些組合邏輯電路的路徑’期望備有比關鍵路徑的 未達時間T d還小的延遲時間之具延遲機能之正反器電路 。即是期望備有複數個具有種種延遲時間之具延遲機能之 正反器電路。此樣庫存登錄延遲時間相異之具延遲機能之 正反器電路；再度進行邏輯合成° 此設計的流程以流程圖表示則如第8圖所示。即是藉 由以設計開發用的電腦執行此第8圖所示的處理’就可以 表現本實施形態的發明。 如第8圖所示，首先針對所設計過之順序電路進行 R T L記述（S 1 ) >繼而根據此R'T L記述’利用邏輯 -_____^___ '本纸張尺度適用中國國家標準（CNS)A4規格（210x297公兹-17- ----^ I I------1、、^-------訂-----I---線 Γ〕 (請先閱讀背面之注意事項再^寫本頁) 461103 A7 ___ B7 ____ 五、發明說明（15) 合成裝置，進行邏輯合成.（2 )。其次根據此邏輯合成結 果，進行閘極準位記述（S 3 )。然後根據此閘極準位記 述，進行檢測關鍵路徑之關鍵路徑解析（S 4 )。其次求 出對於此關鍵路徑中時脈信號的動作周期之未達時間T d (S 5)。另外此時，除了此關鍵路徑以外，也有存在比. 時脈信號的動作周期還延遲之組合邏輯電路的情況。在該 樣的情況，也同時求出這些的未達時間。 其次使用持有一T d〜0的_安裝時間T s u之具延遲 機能之正反器電路的程序庫，再度進行邏輯合成（S 6 ) 。即是以具有關鍵路徑之只有未達時間T d分的延遲時間 之具延遲機能之正反器電路，更換關鍵電路之組合邏輯電 路的後段之正反器電路。真體上，以具有比未達時間T d 還長的延遲時間且具有最小的延遲時間之具延遲機能之正 反器電路更換。 進而以具有該未達時間分的延遲時間之具延遲機能之 正反器電路，更換以外的路徑之組合邏輯電路當中具有未 達時間的路徑之後段的正反器電路。具體上，以具有比該 未達時間還長的延遲時間且具有最小的延遲時間之具延遲 機能之正反器電路更換。因此得到滿足所望時脈信號的動 作周期之閘極準位記述（S 7 )。 然而，存在多數個未滿動作周期的目標値之路徑的情 況，也被認爲是比關鍵路徑的未達時間T d還增大所能更 換之具延遲機能之正反器電路的最大延遲時間。 但是，具延遲機能之正反器電路曲於取代具有負的安 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線一 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（16 ) 裝時間T s u改而持有較大正的保持時間，所以易於造成 保持違反。第9圖係爲用以說明造成此保持違反的過程圖 。從此第9圖能明白，在此例，由於組合邏輯電路L C ( 4 )的傳送延遲時間Tp d較大，所以使用在正反器電路 F F ( 6)具有延遲時間ΛΤ 2之具延遲機能之正反器電. 路。因此，組合邏輯電路LC(4)的輸出信號自體，就 是介由AND電路5 0，正反器電路F F ( 6 )的載入也 來得及。不過，組合邏輯電路L C ( 5 )的傳送延遲時間 T p d不太大的情況，也被認爲是在正反器電路F F ( 6 )載入NAD電路5 0的輸出信號之前，組合邏輯電路 L C ( 5 )的輸出信號同步於次個時間的時脈信號提昇而 變化掉。此情況爲保持違皮。因此爲了使其不致發生此樣 的保持違反，所以必須減少面積，在組合邏輯電路L C ( 5 )與A N D電路5 0之間插入延遲時間較大的延遲時間 生成電路5 2。因而必須將使其一定時間延遲所被輸入的 信號後輸出之延遲時間生成電路5 2登錄到程序庫。 如以上所述，若依照本實施形態順序電路的設計手法 ，則就是在於組合邏輯電路產生未達時間，也可以在不變 更R T L記述下施予對處。即是只要將產生未達時間之正 反器電路更換爲具延遲功能之正反器電路，就可以確保正 確的動作。因而可以不須變更RT L記述，進行有效率的 設計業務。 然而，現狀，被登錄在程序庫之正反器電路的安裝時 間T s u分別相異，但該安裝時間係爲依變化其他特性（ IIIIIIII — — — i — — — — — — ^« — — — — 1 — I (請先閱讀背面之注意事項再填寫本頁) 卜紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 19- 461103 A7 —__B7_ 五、發明說明（17 ) 例如驅動力等）的結果而伴隨（所謂的副作 於此點，在本發明則是除了正反器電路安裝 外的特性保持，並且只積極地使其變化安裝 本質上相異。 其結果，由於部分地使用持有安裝時間 正反器電路，因而就是比時脈周期T c k還 時間Tpd，也可以滿足Tpd + Tsu< 式。即是由於使用在形成關鍵路徑之正反器 安裝時間T s u之具延遲機能之正反器電路 高順序電路全體的動作速度。此狀況在不改 的插入位置下進行，不須要變更設計階段之 另外因在正反器電路內部便其延遲時脈信號 對時脈分配機構加以修正，就可以正確地加 另外，依據本實施形態順序電路的設計 '信號供給到正反器電路之時間被分散，所以 時脈信號所產生之雜訊。 經濟部智慧財產局員工消費合作社印製 用）發'生。對 時間丁 S U以 時間T s u， T s u爲負之 大的傳送延遲 T c k的關係 電路持有負的 ，因而可以提 變正反器電路 R T L記述。 ，所以也不須 入延遲。 手法，因時脈 可以減低從該 *造成在組合 夠抑制降低此 信號之時間未 反器電路或組 (請先閱讀背面之注意事項再填寫本頁) 進而，因爲供給時脈信號之時間被分散 邏輯電路消耗電力之時間也被分散，所以能 順序電路全體之尖峰電流。因而與供給時脈 被分散的狀況作比較，能夠使電力供給到正 合順序電路之配線變細。 〔第4實施形態〕 本發明的第4實施形態，衡量各別組合邏輯電路路徑 20 t紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 461103 A7 B7 五、發明說明（18 ) 的延遲而控制被供給到構成順序電路之半導體積體電路內 的全部正反器電路之時脈信號的時間，因而提高最大動作 周波數。然後，提供自動地決定此樣時脈信號的供給時間 ，而進行時脈信號配線之運算法。詳情於下進行說明。 第1 0圖係爲用以說明本實施形態的時脈自動配線運. 算法之流程圖。藉由以設計開發用的電腦執行此第1 0圖 所示的處理，就可以實現本實施形態的發明。以下，根據 此第1 0圖，說明此時脈自動配線運算法。 經 濟 部 智 慧 財 產 局員 工 消費 合 作 社 印 製 <前提 首 ( 。即是 5又周Γ C ( 。即是 設爲C ( 是用新 C 1 〇 ( Con Tin T i > 先在進行流 1 )現在的 用現在時脈 lock _ 2 )以前的 用以前時脈 1 〇 c k _ 3 )新的周 時脈信號的 c k _ T i 4 )收斂判 v g。即是 e k _ T i m e B之差 程圖說 周期時 信號的 T i m 周期時 信號的 T i m 期時間 動作周 m e N 斷的最 現在的 m e A 的絕對 明之前，說明其前提之事項。 間設爲 C Γ 〇 c k _ T i m e A 動作周波數時1時脈周期的時間 e A。 間設爲 C 1 〇 c k _ T i m e B 動作周波數時1時脈周期的時間 e B 〇 爲 Clock — TimeN。即 波數時1時脈周期的時間設爲 〇 小遷移値設爲D e 1 t a — 周期時間C 1 c k _; ―與以前.的周期時間c 1 0 c k 値若爲 D e、1 t a _ C ο n v g ---i---— I —---'^^i·-----訂 -----ί·線 (請先閱讀背面之注意事項再^寫本頁> ί -21 - 461103 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（19 ) &下，則判斷爲求出最佳的周期時間。 (5 )時脈到達時―刻爲C 1 〇 c k _ Arrive _ T i m e。即是時脈信號到達正反器電路的時刻設爲 Clock _ Arrive _ Time。 (6 )考慮以爲了將信號輸入到正反器電路和從其他. 半導體晶片將信號輸入到此順序電路之輸入埠、及爲了從 此順序電路將信號輸出到其他半導體晶片之輸出埠、及爲 了與其他半導體晶片進行信號的輸入輸出之輸入輸出埠， 作爲始終點的種類。另外，在始終點使用前固定、後固定 、非固定等3種類的屬性作區別。即是當無法在更前提早 正反器電路等的時脈到達時刻C 1 〇 c k _ Arrive —T i m e時，賦予所謂俞固定的屬性。無法更後使其延 遲正反器電路等的時脈到達時刻C 1 〇 c k _ A r r i v e _ T i m e時，賦予所謂後固定的屬性。可 以提早且使其延遲正反器電路等的時脈到達時刻 C l o c k_Ar r i v e_T ime時，賦予所謂非固 定之屬性。這些當中，前固定及後固定也會有重複賦予1 個正反器電路等的情況。 輸入卑的時脈到達時刻C 1 〇 c k _ Arrive __ T i m e ’由於是從其他的半導體晶片輸入所以無法提早 。因此在輸入埠賦予前固定的屬性。另外輸出埠的時脈到 達時刻C 1 ock — ΑΓ r ive_Time，由於是輸 入到其他的半導體晶片所以無法延遲。因此，在輸出埠賦 予後固定的屬性。輸入輸出埠的時脈到達時刻C 1 〇 c k (請先聞讀背面之注意事項再填寫本頁) 訂·· .線. 本纸張尺度適用中國國家標準<CNS>A4規格（210 X 297公楚） 22- 4 6 I 1 0 3 a7 _______B7____ 五、發明說明（2〇 ) _Ar r i ve_Time，由於是與其他半導體晶片的 輸入輸出，所以無法使其提早且又延遲。因此，在輸入輸 出埠賦予前固定及後固定的屬性。正反器電路的時脈到達 時刻C 1 ock — Ar r i ve_Time，起初能提早 且，又延遲：但在於處理的過程’受限於到其他正反器電. 路的時脈到達時刻C 1 〇 ck—Ar r i ve_Time 而無法提早且又無法延遲。因此，在正反器電路賦予前固 定、後固定、非固定的屬性。將這些前固定、後固定、非 固定的屬性的意義整理成表格則形成爲表1。 〔表1〕 屬性種類 時脈信號到達蒔刻之變更’ 前固定 往前移動不可 後固定 往後移動不可 非固定 前後移動不可 7 )準備正反器電路的列表。將此列表表現在表2 (請先閱讀背面之注意事項再填寫本頁) -II訂·!-線 經濟部智慧財產局員工消費合作社印製 〔表2 〕 (a) (b) (C) ⑷ (e) (f) (g) REG1 非固定 0.0 REG2 非固定 0.0 REG3 非固定 0.0 長尺度適用中國國家標準（CNS)A4規格（210x297公釐） _ 〇3 46 110 3 A7 B7 五、發明說明（21 ) (請先閲請背面之注意事項再填寫本頁) 此正反器電路的列表項目：（a )目標的正反器電路 一名、（b)目標的正反器電路屬性、（c)到目標的正 反器電路之時脈信號到達時刻、（d)形成爲以目標的正 反器電路爲終點時之最差的延遲之路徑始點名、（e)該 路的延遲値SL、 （f)形成爲以目標的正反器電路爲始. 點時之最差的延遲之路徑終點名、（g)該路徑的延遲値 S L。此處，所謂目標的正反器電路係指在於一定路徑所 著眼之正反器電路。在此表2推定具有3個正反器電路。 (8 )在表2所示正反器電路的列表之路徑當中，將 延遲値S L最差的路徑稱最壞路徑。即是將具有最小延遲 値S L之路徑稱爲最壞路徑。另外將構成最壞路徑之組合 邏輯電路稱爲最壞組合邏_電路。， <初期設定（S 1 1 ) > 經濟部智慧財產局員工消費合作社印製 設定現在周期時間c1ock_TimeA的初期値 及最小遷移値De 1 t a_Convg的初期値。在現在 周期時間C1ock_TimeA的初期値設定能實現的 周期時間。從構成順序電路之網抽出全部入正反器電路； 表2所示正反器電路的列表項目當中（a )記入目標的正 反器電路名。起初，正反器電路的列表項目當中，（b) 將目標的正反器電路屬性全部設定爲非固定。正反器電路 的列表項中當中，（c )到目標的正反器電路之時脈信號 達到時刻，全部設定爲w 0 〃 。因此完成表2。 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 461103 A7 _______B7____ 五、發明說明（22 ) <路徑解析（S12)> 對於全部的正反器電路，解析該正反器電路形成爲始 點或是終點之路徑，而將衡量時脈到達時刻C 1 〇 c k _ Ar r i ve_T ime_之最差的延遲値SL形成爲每 個正反器電路的表列化。以此路徑解析，如表3所示，塡. .入正反器電路的列表中形成爲以（d)將目標的正反器電 路設爲終點時之最差的延遲値之路徑始點名、及（e)其 路徑的延遲値S L、及（f )形成爲將目標的正反器電路 設爲始點時之最差的延遲値S L之路徑終點名、及（g ) 該路徑的延遲値SL。，也就是塡入項目（d) ( e ) ( f )(g )。 (請先閱讀背面之注意事項再填寫本頁) ^· M6· 〔表3〕 (a) (b) (C) ⑷ (e) (f) (g) REG1 非固定 1.2 REG3 -2.4 REG2 0.7 REG2 非固定 0.3 REG3 -1.1 REG3 -1.3 REG3 非固定 -0.9 REG1 2.5 REG1 1.6 •線- 經濟部智慧財產局員工消費合作社印製 <條件判斷1 ( s 1 3 ) > 判斷爲最壞路徑的延遲値S L若爲正（Positive )則 0K ;若爲負（Negative)則NG。即是若最壞路徑的延 遲値S L爲正，則在全部的路徑延遲値S L爲正；以其現 在的C l o c k_T i m e A，此順序電路正常地動作。 在於表3，最壞路徑係爲以正反器董:·路R E G 1爲終點’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -25- 461103 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（23 ) 以正反器電路RE G 3爲始點的狀況；其延遲値S L爲 — 2.4。 <周期時間的變更（S14)> 在於條件判斷1延遲値S L爲正時，進行周期時間的 變更。由此判斷條件1 ( S 1 3 )來到此處理區塊時，變 更爲 C 1 ock_TimeN = (c 1 ock_ T imeA) / 2。即是將現在周期時間C 1 o c k — T imeA的1/2改爲新的周期時間C 1 o c k _ T i m e N。 另則，由後述的條件判斷2 ( S 1 8 )來到此處理區 塊時，變更爲 C 1 〇 c k _ T ime'N = (C 1 ock _ T i m e A + C 1 o c k _ T i m e B ) / .2。即是將位 於此順序電路正常地動作以前的周期時間C 1 o c k _ 'T i m e B與無法使其正常地動作此順序電路的現在周期 時間C 1 〇 c k — T i m e A其兩者的中間之周期時間， 改爲新的周期時間C 1 〇 c k_T i me。 由條件判斷1來到此處理區塊時或是由條件判斷2來 到處理區塊時都是依順序執行C 1 〇 c k — T i m e B = C 1 o c k__T imeA (只不過，此處理由條件判斷2 來到時則不執行）、C 1 o c k _ T i m e A = C 1 o c k__T i meN ;更新周期時間。即是將現在的 周期時間C 1 〇 c k_T imeA設爲以前的周期時間 C 1 〇 c k _ T i m e B (只不過’、只處理由條件判斷2 本紙張尺度適用中國國家標準（CNS)A4規格·(210 x 297公釐） -26- ---------------------訂----------線 ο (請先閱讀背面之注意事項再填寫本頁) 461103 A7 B7 五、發明說明（24) (請先閱讀背面之注意事項再填寫本頁) 來到時則不執行）；將新的周期時間C 1 〇 c k _ TimeN設爲現在的周期時間C 1 〇 ck_TimeA 。另外重設正反器電路的列表。也就示再度準備表2所示 正反器電路的列表。 <完成判定（S 1 6 ) > ' 在此終了判斷，判斷時脈信號的周期時間是否一定程 度收斂。具體上，在條件判斷1 ( S 1 3 )形成爲〇 κ， 且以前的周期時間C 1 〇 c k_T i m e B與現在的周期 時間C 1 o c k _ T i m e A的絕對誤差比最小遷移値 Delta _ C ο n v g還小的情況形成爲Ο Κ，除此以 外則爲N G。即是當在現在的周期時間C 1 〇 c k _ T i m e A此順序電路正常地動作且現在的周期時間 C 1 〇 c k_T imeA與以前的周期時間C 1 〇 c k — T i m e B之差收斂在一定範圍內的情況，判斷爲已經求 得最佳的周期時間。 經濟部智慧財產局員工消費合作社印製 <時脈信號的配線處理（S 1 6 ) > 使其利用正反器電路的列表而時脈到達時刻 Clock _ Arrive _ T i me滿足此列表的條件 ，進行時脈信號的配線處理。具體上，全部的正反器電路 當中’從具有最小的.時脈到達時刻C 1 〇 c k _

Ar r i ve_Time之正反器電路進行時脈信號的配 .線。此樣一進行時脈信號的配線/當超過時脈到達時刻 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 461103 A7 B7 五、發明說明（25 ) C 1 〇 c k__A r r i v e— T ime而配線之正反器電 路產生時，對全部正反'器電路的時脈到達時刻C 1 o c k _ Arrive _ T i me，在加上其超過分下，從開始 重新配線。藉由返復此處理，時脈到達時刻C 1 o c .Arrive _ T i me相對地與列表一致。_ <時脈信號的到達時刻設定（S 1 7 ) > 在上述過條件判斷1，當最壞路徑的延遲値S L爲負 時，進行處理此時脈信號的到達時刻設定。此處，利用正 反器電路的列表，變更壞路徑中始點的正反器電路與終點 的正反器電路之時脈信號的時間。變更方法依據被賦予在 始終點的正反器電路之屬性種類而相異。具體上，變更方 法具有以下的3種類。然而最壞路徑的延遲値設爲 Slack 一 A。 (1 )始終點的正反器電路都能變更時間的情況 此情況之正反器電路的列表如同表3 :其樣子以圖示 則如第1 1圖。能變更始終點的時間之情況，只 丨S 1 a c k_A/2丨提早始點正反器電路的時脈到達 時刻 C 1 ock—Ar r i ve_Time ;只 丨S 1 a c k _ A / 2 I延遲終點正反器電路的時脈到達 時刻 C 1 〇 ck_Ar r i ve — Time。例如，如表 3之正反器電路的列表表之情況，最壞路徑爲從正反器電 路R E G 3至正反器電路R E G Γ之:路徑；S 1 a c k 本纸張尺度適用中國國家標準（CNS>A4規格（210 X 297公爱 -28- -I----------------訂·----— ！ I 線一 (請先閲讀背面之注意事項再^(寫本頁) 4 6 11 0 3 A7 經濟部智慧財產局員工消費合作社印製 五、 發明說明 ( 26 ) - A 爲 — 2 • 4 0 另 外 > 最 壞 R E G 3 或 是 終 點 之 正 反 器 此 正 反 器 電 路 R E G 1 的 A r r i V e — T i m e 爲 ( 1 — 2 • 4 / 2 1 ) ) = 終 點 之 正 反 器 電 路 R E G 1 A r Γ i V e _ T i m e 〇 脈 到 達 時 刻 C 1 0 c k _ A ( — 0 • 9 + ( 1 — 2 * 4 只 2 • 4 提 早 始 終 之 正 反 器 C 1 0 C k — A r r i V e 正 反 器 電 路 R E G 3 至 正 k 延 遲 値 S L 成 爲 0 ο ( 2 ) 只 有 始 點 的 正 反 器 電 此 情 況 之 正 反 器 電 路 的 示 則 如 第 1 2 圖 〇 只 有 始 點 況 » 只1 S 1 a C k — A 1 達 時 刻 C 1 0 C k A r r 4 之 正 反 器 電 路 的 列 表 之 情 R E G 3 到 正 反 器 電 路 R E 路 R E G 1 的 屬 性 爲 後 固 定 的 時 脈 到 達 時 刻 C 1 0 C k 法 使 其 更 延 遲 〇 因 此 > 此 正 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公釐） B7 路徑的始點之正反器電路 電路REG 1都是非固定。因 時脈到達時刻C 1 〇 c k — (1.2- 0 . 0。也就是只1 . 2延遲. 的時脈到達時刻C 1 〇 c k_ 另外正反器電路R E G 3的時 rrive _ Time 爲 /21))=0.3。也就是 電路R E G 3的時脈到達時刻 —T i m e。由於此因可以使 器電路R' E G 1之最壞路徑的 路能變更時間的情況 列表如同表4 ;其樣子以圖表 的正反器電路能變更時間的情 提早始點正反器電路的時脈到 1 v e _ T i m e。例如，表 況’最壞路徑爲從正反器電路 G 1之路徑，終點之正反器電 。因而’正反器電路RE G 1 _Arr ive—Time 無 反器鼋路:.R E G 1未變更，正 •29 -!!1 訂！！ (請先閱讀背面之注意事項再填寫本頁) Q. 6 4 3 ο 五、發明說明泛7 ) 反器電路REG3的時脈到達時刻C 1 〇 c k_ (請先閲讀背面之注意事項再填寫本頁)

Ar r ive—Time 變更爲（一0/9 + I 2 . 4 I )=1. 5。也就是只1.2提早始點之正反器電路 REG3的時脈到達時刻C 1 ock_Ar r i ve — T ime。由於此因可以使正反器電路REG3至正反器. 電路REG之最壞路徑的延遲値SL形成爲〇。' 〔表4〕 (a) (b) (C) ⑷ (e) (f) (g) REG1 後固定 1.2 REG3 -2.4 REG2 0.7 REG2 非固定 0.3 REG3 -1.1 REG3 -1.3 REG3 非固定 -0.9 ’ REG1 ’2.5 REG1 1.6 (3)只有終點的正反器電路能變更時間的情況 經濟部智慧財產局員工消費合作社印製 此情況之正反器電路的列表如同表5;其樣子以圖表 示則如第1 3圖。只有終點的正反器電路能變更時間的情 況，只丨S 1 a c k _ A |延遲終點正反器電路的時脈到 達時刻 C 1 oek _ Arrive __ T ime。例如，如 同表5之正反器電路的列表之情況，最壞路徑爲從正反器 電路R E G 3到正反器電路RG E 1之路徑；始點之正反 器電路R E G 3的屬性爲前固定。因而，無法提早正反器 電路REG3的時脈到達時刻C 1 〇 ck_Ar r i ve — Time。因此，芷反器電路REG3未變更，正反器 電路RE G 1的時脈到達時刻C 1 〇':· ck_Arrive -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 461103 A7 B7 五、發明說明钿） <請先閱讀背面之注意事項再填寫本1) 一 Time=(l . 2+I—2 · 4 I )=3 . 6。也就 是只2 · 4延遲終點之正反器電路REG 1的時脈到達時 刻C 1 〇 ck _ Arrive — T ime。由於此因可以 使正反器電路R E G 3至正反器電路R E G 1之最壞路徑 的延遲値S L形成爲0。 〔表5〕 (a) (b) (C) ⑷ (e) (f) (g) REG1 非固定 1.2 REG3 -2.4 REG2 0.7 REG2 非固定 0.3 REG3 -1.1 REG3 -1.3 REG3 前固定 -0.9 REG1 2.5 REG1 1.6 (4 )始終點的正反器電路都不能變更時間的情況 經濟部智慧財產局員工消費合作社印製 此情況之正反器電路的列表如同表6 ;其樣子以圖示 則如第1 4圖。始點的正反器電路及終點的正反器電路都 不能變更時間的情況則不作任何改變。即是始點之正反器 電路RE G 3爲前固定；終點之正反器電路RE G 1爲後 固定，所以配合此最壞路徑而調整時脈信號的時間已是不 可能。換言之，無法使最壞路徑的延遲値SL形成爲〇。 t紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .31 6 4 3 ο A7B7 五、發明說明鉍） 〔表 6〕 _ (a) (b) (C) ⑷ (e) (f) (g) REG1 後固定 1.2 REG3 -2.4 REG2 0.7 REG2 非固定 0.3 REG3 -1.1 REG3 -1.3 REG3 前固定 -0.9 REG1 2.5 REGl 1.6 . 經濟部智慧財產局員工消費合作社印製 〈條件判斷2 ( S 1 8 ) > 在於處理時脈信號的到達時刻設定（S 17) , (4 )始終點的正反器電路都不能變更時間的情況形成爲1^(； :除此之外的情況則形成爲0K »即是（4)始終點的正 反器電路都不能變更時間的情況，因在現在周期時間 C 1 〇 c k_T imeA，無法完¥調整到正反器電路的 時脈信號供給時間，所以進行處理周期時間的變更（ S 1 4 )。另則，（1 )始終點的正反器電路能變更時間 的情況、及只有（2)始終的正反器電路能變更時間的情 況、及只有（3 )終點的正反器電路能變更時間的情況， 因具有能調整到正反器電路的時脈信號供給時間之可能性 ，所以繼續進行在現在的周期時間C 1 〇 c k — T i m e A 之處理（S 1 9 )。 <設定始終點的屬性（S19) > 此處，將前述過時脈信號的到達時刻設定（S17) 之處理結果使其反映在正反器電路的列表。具體上’當進、 行處理只有（2 )始點的正反器電辂能變更時間的情況時 (請先閲讀背面之注意事項再填寫本頁) 訂---------線

CJ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32· A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（30 ) ，對始點的正反器電路設定後固定的屬性。即是從第1 2 圖能明白，只有2 . 4提早.始點之正反器電路REG 3的 時脈到達時刻C 1 〇 ck_Ar r i ve_T ime，所 以將此正反器電路R E G 3的屬性設定爲後固定。其理由 ，此正反器電路REG3的時脈到達時刻C 1 〇 ck__ Ar r i ve_Time，與正反器電路REG.1的關係 上，無法更使其延遲之故。當進行處理只有（3 )終點的 正反器電路能變更時間的情況時，對終點的正反器電路設 定前固定的屬性。即是從第1 3圖能明白，因只2 . 4延 遲終點之正反器電路REG 1的時脈到達時刻C 1 〇 c k _Ar r i ve_T ime，所以將此正反器電路 R E G 1的屬性設定爲前囪定。其理由，此正反器電路 R E G 1的時脈到達時刻C 1 〇 c k — A r r i v e — T i m e無法更提早之故。 然而，（1 )始終點的正反器電路能變更時間的情況 ，始點的正反器電路REG3及終點的正反器電路 R E G 1 ，因都能相對地調整時脈信號的時間，所以都不 能形成爲前固定或後固定。 如上述，依據本實施形態，可以使其自動地進行衡量 組合邏輯電路的傳送延遲時間T p d之時脈信號的配線。 因而，可以大幅削減配線設計所須要的時間。也就是因可 以自動地進行衡量資料路徑的延遲之時脈信號的配線，所 以可以使其提高設計效率。 另外，依據本實施形態，因時脈信號供給到正反器電 --------------「-4----------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） .33 ο 1 1 Ο 3 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（31 ) 路的時間被分散，所以可以減少從此時脈信號所產生的雜 訊。 . 進而，藉由供給時脈信號的時間被分散，在組合邏輯 電路消耗電力的時間也被分散，所以可以抑制減低此順序 電路全體的尖峰電流。因而，與供給時脈信號的時間未被. 分散的情況作比較，可以將電力供給到正反器電路或組合 順序電路之配線變細。 然而，本發明並不限於上述實施形態，種種變形皆爲 可能。例如，更替上述過各實施形態之高與低的關係亦可 。即是將上述過的正反器電路10更換爲同步於內部時脈 信號I C L Κ的下降邊緣而動作之正反器電路。或者是將 上述過的閂鎖電路11、 40更換爲內部時脈信號 I C L Κ爲低的期間輸出資料輸入信號D I S之値作爲資 料輸出信號D 0 S之閂鎖電路。然後就是使用更替上述過 各信號的低及高之信號，也可以實現上述實施形態。 另外，在上述實施形態以例說明了順序電路，但若爲 具有複數個組合邏輯電路及連接這些複數個組合邏輯電路 之間的複數個正反器電路之電路，則可以適用本發明。 進而，針對在上述的第3及第4實施形態已說明過之 各處理，將用以執行這些各處理之程式記錄在軟碟、CD —R Ο M ( Compact Disc-Read Only Memory ) , R Ο M , 記億卡等之記錄媒體，能以記錄媒體的形狀頒布。此懷況 ，使記錄有些程式之記錄媒體讀入到設計開發用的電腦且 使其執行，因而可以實現上述過的'實;施形態。 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -34- F 461 1 0 3 A7 -- B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（32 ) 另外’電腦具有具備作業系統或別的應用程式等的其 他程式之情況。此情況，活用電腦所具備的其他程式，在 記錄媒體記錄該電腦從所具備的程式當中叫出實現與本實 施形態同等的處理之程式之命令亦可。 進而’此樣的程式，並不是記錄媒體的形態，也能透. 過網路作爲傳送波頒布。以傳送波的形態傳送送網路上之 程式，藉由載入到電腦後執行此程式就可以實現第3第4 實施形態。 .另外，具有在記錄媒體記錄程式時或以傳送波傳送網 路上時，施予程式的密碼化或壓縮化的情況。此情況，從 這些記錄媒體或傳送波讀入程式之電腦，必須在進行其程 式的解碼化或解壓縮化下執行。 > 如上述，依據本實施形態具延遲機能之正反器電路， 由於外部時脈信號提昇後，在於一定的延遲時間提昇內部 時脈信號，所以到達至被設在具延遲機能之正反器電路內 之正反器電路的資料輸入信號，只延遲該延遲時間分後到 達，此正反器電路也可正確地載入資料輸入信號。因此， 用此具延遲機能之正反器電路的順序電路可以以較短周期 的外部時脈信號使其動作。 另外，依據本發明半導體積體電路之時脈信號配線的 自動設計手法，因可以使其自動地進行衡量過組合邏輯電 路的傳送延遲時間之時脈信號配線’所以可以削減時脈信 號配線的設計所須要的時間。 此處，針對爲了容易理解本發明:·之實施形態已說明過 —r---------— (請先閱讀背面之注意事項再填寫本頁) σ 本纸張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐> _ 35- 461 1 Ο 3 Α7 _Β7_五、發明說明（33 ) ，但本發明只要不脫離其主旨的範圍種種的形態都能實現 。因此，本發明包含可能之全部形態及不脫離專利範圍所 解 mu 理 被 已 更 變 的 態 形 之 神 精 明 發 的 述 (請先閱讀背面之注意事項再填寫本頁)

'^· ! I I 丨丨—訂!! — 丨 I r-J. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36-

Claims (1)

1. 461103 A8 B8 C8 D8

   六、申請專利範圍 第88115136號專利申請案 中文申請專利範圍修正本 民國90年2月修正 1 . 一種電路設計方法，該電路係具有：複數個組合 邏輯電路、及連接該些組合邏輯電路之複數個正反器電路 ;其特徵爲具備有： 用通常正反器電路的程序庫進行邏輯合成之過程；及 依前述邏輯合成進行時序解析，以所望速度之時脈信 號使其動作時’算出前述組合邏輯電路的輸出信號相對於 前述時脈信號而被延遲的未達時序之過程；及 將用於邏輯合成之程序庫，更換成加上具延遲機能之 正反器電路的程序庫，再度進行邏輯合成的過程，該具延 遲機能之正反器電路係內藏具有相應於前述未達時間之延 遲時間的延遲電路。 2 .如申請專利範圍第1項之電路設計方法，其中在 前述程序庫，具備多數具延遲機能之正反器電路，該具延 遲機能之正反器電路，內藏有具不同延遲時間的延遲電路 > 將前述產生未達時間之組合邏輯電路之後段之正反器 電路，更換爲前述具延遲機能之正反器電路時，使用具有 比該未達時間還長的延遲時間，且具有最小的延遲時序之 目u述具延遲機能之正反器電路。. 3 ·如申請專利範圍第2項之電路設計方法，其中在 上述程序庫具備使輸入信號延遲一定時間輸出的延遲時間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填窝本頁) 、vs· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 6 110 3 戠 C8 D8六、申請專利範圍 生成電路，當發生保持違反時，在發生該保持違反之具延 遲機能之正反器電路與前述組合邏輯電路之間，插入前述 延遲時間生成電路。 4 . 一種時脈信號配線之自動設計裝置，係具有複數 個組合邏輯電路、及被設在這些組合邏輯電路之間的複數 個正反器電路，的半導體積體電路中之時脈信號配線之自 動設計裝置，其特徵爲具備有： 將時脈信號設定爲所定的周期時序，針對全部正反器 電路，解析該正反器電路形成爲始點或是終點之路徑，求 出每個正反器電路的最差延遲値之路徑解析手段；及 爲了在全部的正反器電路當中，求得具有最差延遲値 之路徑作爲最壞路徑，判斷構成前述最壞路徑的最壞組合 邏輯電路之輸出信號的時序是否趕得上前述最壞路徑中時 脈信號的到達時刻之第1條件判斷手段；及 在前述第1條件判斷手段，當判斷前述/最壞組合邏輯 電路之輸出信號之時序趕得上前述最壞路徑的時脈信號之 到達時刻時，將前述時脈信號的前述周期時間設定爲更短 的周期時間再設定手段；及 在前述第1判斷手段，當判斷前述最壞組合邏輯電路 之輸出信號之時序趕不上前述最壞路徑的時脈信號之到達 時刻時，調整前述最壞組合邏輯電路之前段正反器電路及 後段正反器電路中至少一方之正反器電路中之時脈信號之 到達時刻，使前述最壞組合邏輯電路的輸出信號趕得上的 到達時刻設定手段。 (請先閱讀背面之注意事項再填寫本頁) -3· 本紙張尺度逋用中國國家標準（CNS ) A4規格（210父29_7公釐） -2- 461103 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 5、·如申請專利範圍第4項之時脈信號配線之自動設 計裝置，其中在前述到達時刻設定手段，係依賦予正反器 電路之，可提前或延遲時脈信號的到達時刻之非固定、及 無法提前時脈信號的到達時刻之前固定、及無法延遲時脈 信號的到達時刻之後固定，等3個屬性，來調整前述時脈 信號的前述到達時刻。 6 .如申請專利範圍第5項之時脈信號配線之自動設 計裝置，其中具備第2條件判斷手段，俾判斷在前述時脈 信號的到達時刻設定之後，是否可以調整前述時脈信號的 前述到達時刻使前述最壞組合邏輯電路的輸出信號趕得上 ;及 當前述第2條件判斷手段判斷無法調整前述時脈信號 的前述到達時刻時，以前述周期時間再設定手段，更加長 設定前述時脈信號的前述周期時間。 7 .如申請專利範圍第6項之時脈信號配線之自動設 計裝置，其中另具有屬性設定手段，俾於前述第2條件判 斷手段判斷無法調整前述時脈信號的前述供給時序時，對 前述最壞組合邏輯電路之前後段的前述正反器電路進行前 述非固定及前述前固定及前述後固定之中必要之屬性之變 更。 8 .如申請專利範圍第7項之時脈信號配線之自動設 計裝置，其中當前述屬性設定手段變更前述正反器電路的 屬性後，再度執行前述路徑解析手段。 9 .如申請專利範圍第7項之時脈信號配線之自動設 (請先閱讀背面之注意事項再填寫本頁) --1* 本紙張尺度適用中國國家楼準（CNS )八4胁（210X297公釐） -3- A8 B8 C8 D8 461103 w、申請專利範圍 rP裝置’其中另具有終了判定手段，俾於前述周期時序再 設定之後，將現在所設定的周期時序與以前所設定的周期 時序作比較，其差若爲一定値以內，則判斷爲求得最佳的 周期時序。 1 0 .如申請專利範圍第9項之時脈信號配線之自動 設計裝置，其中另具有配線處理手段，俾於前述終了判定 手段判斷爲已求得最佳的周期時序時，針對前述複數個正 反器電路的各個，使其滿足前述時脈信號的前述到達時刻 般，進行前述時脈信號的配線處理。 1 1 · 一種時脈信號配線之自動設計方法，係具有複 數個組合邏輯電路、及被設在這些組合邏輯電路之間的複 數個正反器電路，的半導體積體電路中之時脈信號配線之 自動設計方法，其特徵爲具備有： 將時脈信號設定爲所定的周期時間，針對全部正反器 電路，解析該正反器電路形成爲始點或是終點之路徑，求 出每個正反器電路的最差延遲値之路徑解析過程；及 爲了、在全部的正反器電路當中，求得具有最差延遲値 之路徑.作爲最壞路徑，判斷構成前述最壞路徑的最壞組合 邏輯電路之輸出信號的時序是否趕得上前述最壞路徑中時 脈信號的到達時刻之第1條件判斷過程；及 在前述第1條件判斷過程，當判斷前述最壞組合邏輯 電路之輸出信號之時序趕得上前述最壞路徑的時脈信號之 到達時刻時，將前'述時脈信號的前述周期時序設定爲更短 的周期時序再設定過程；及 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐）_ 4 ---------.'笨— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 461103 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 在前述第1判斷過程，當判斷前述最壞組合邏輯電路 之輸出信號之時序趕不上前述最壞路徑的時脈信號之到達 時序時，調整前述最壞組合邏輯電路之前段正反器電路及 後段正反器電路中至少一方之正反器電路中之時脈信號之 到達時刻，使前述最壞組合邏輯電路的輸出信號趕得上的 到達時刻設定過程。 1 2 .如申請專利範圍第1 1.項之時脈信號配線之自 動設計方法，其中在前述到達時刻設定過程，係依賦予正 反器電路之，可提前或延遲時脈信號的到達時刻之非固定 、及無法提前時脈信號的到達時刻之前固定、及無法延遲 時脈信號的到達時刻之後固定，等3個屬性，來調整前述 時脈信號的前述到達時刻。 1 3 ·如申請專利範圍第1 2項之時脈信號配線之自 動設計裝置，其中具備第2條件判斷過程，俾判斷在前述 時脈信號的到達時刻設定之後，是否可以調整前述時脈信 號的前述到達時刻使前述最壞組合邏輯電路的輸出信號趕 得上；及 當前述第2條件判斷過程判斷無法調整前述時脈信號 的前述到達時刻時，以前述周期時序再設定過程，更加長 設定前述時脈信號的前述周期時序。 1 4 ·如申請專利範圍第1 3項之時脈信號配線.之自 動設計方法，其中另具有屬性設定過程，俾於前述第2條 件判斷適程判斷無'法調整前述時脈信號的前述供給時序時 ’對前述最壞組合邏輯電路之前後段的前述正反器電路進 (請先閱讀背面之注意事項再填寫本頁) 哀· -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）c -Ό A8 B8 C8 D8 4 6 1 六、申請專利範圍 行前述非固定及前述前固定及前述後固定之中必要之屬性 之變更。 1 5 .如申請專利範圍第1 4項之時脈信號配線之自 動設s十方法’其中當即述屬性設定過程變更前述正反器電 路的屬性後，再度執行前述路徑解析過程。 1 6 .如申請專利範圍第1 5項之時脈信號配線之自 動設計方法，其中另具有終了判定過程，俾於前述周期時 序再設定過程之後’將現在所設定的周期時序與以前所設 定的周期時序作比較，其差若爲一定値以內，則判斷爲求 得最佳的周期時序。 1 7 ·如申請專利範圍第1 6項時脈信號配線之自動 設計方法，其中另具有配線處理過程，俾於前述終了判定 過程判斷爲已求得最佳的周期時序時，針對前述複數個正 反器電路的各個，使其滿足前述時脈信號的前述到達時刻 般，進行前述時脈信號的配線處理。 --1-------- ^ 丨 — (請先閱讀背面之注意事項再填寫本頁) -ιβ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 6