TW447107B - Manufacturing method for preventing the tungsten plug loss of barrier layer in the semiconductor device - Google Patents

Description

447107 3 155twf.doc/006 A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（I ) 本發明是有關於一種半導體元件中形成鎢插塞的製造 方法，且特別是有關於一種從矽基底分離鎢插塞之氮化鈦 阻障層的製造方法。 半導體元件已廣泛地使用在今日社會中，而的確，各 種的元件與設備（services)已成爲生活中不可或缺的。不 過，這些元件的製備仍是在一基礎的矽晶圓基底，並經由 一連串的製程，包括選擇性蝕刻與薄膜的沉積，而在晶圓 上形成極小的結構，而可以執行在電路設計上所需的功能 應用。 而從矽晶圓製造半導體元件的過程，有時在內介電層 (interlayer dielectrics)中需要形成一具有高的高寬比 (aspect ratio)之接觸窗開口（contact hole)以塡入金屬 鎢。然而，有許多的理由顯示出，鎢插塞與介電層直接的 接觸係不適當的。因此，在鎢插塞與介電層之間通常以一 “阻障層（barrier layer)” 或“阻障膜（barrier film)” 隔離。然而，現今形成阻障層的方法係不足的，而導致“插 塞損失（ρ 1 ug 1 〇 s s) ”與具有缺陷的元件。如第1圖所示係 描述習知技藝，在一介電層中具有一高高寬比開口 10,且 如習知般以物理氣相沉積法（PVD)塗覆（coat) —氮化鈦膜 '12，而PVD氮化鈦未能符合開口的形狀而塗覆，也就是未 能覆蓋具有高高寬比開口的全部表面。更精確地說，在開 口底部16與上部前端18覆蓋有PVD氮化鈦，而pVD氮化 鈦未能覆蓋開口底部末端14。若在開口塡進鎢，而與介電 層S將有直接接觸。因此，阻障層的形成以傳統技術取代， 3 (請先閲讀背面之注意事項再填寫本頁) .裝·

*1T -線 本紙張尺度適用中國國家標準（〇呢）八4規格（210父297公楚> 鲤濟部中央標準局負工消費合作社印聚 447 彳 07 3 1 5 5twf.doc/〇〇6 pji _____B7 五、發明説明（> ) 例如以化學氣相沉積法（CVD)形成，如第2A圖所示，CVD 製程在具有高寬比開口 20中形成一構形層（conformal layer)22，開口可塡滿鎢以形成插塞24，例如以化學氣相 沉積或其他技術進行，如第2B圖所示。之後，鎢層的乾 蝕刻無法避免而導致“插塞損失”，亦即在蝕刻製程中， 鎢24a的上部將遭移除，如第2C圖所示，結果造成一具 有缺陷的元件。 在半導體元件製程形成鎢插塞的製造方法具有一需 求，亦即大體上需維持完整的插塞並使插塞損失減至最 低。同時，此方法相對地需要較爲經濟且簡易，以整合標 準半導體製造技術。 有鑑於此，本發明的主要目的，就是在提供一種降低 鎢插塞損失的半導體製程製造方法。本發明之方法，具有 一高高寬比表面外觀之介電層，如一開口，於其上提供至 少包括兩層膜之一阻障層。在本製造方法的第一步驟，以 化學氣相沉積法沉積具有一構形膜之氮化鈦層，另一步 驟，另一氮化鈦膜係以物理氣相沉積法而形成。之後，再 以傳統製程沉積鎢，如化學氣相沉積法，以塡入具有高高 寬比之表面外觀。 _ 在移除過多的鎢方面，例如以乾蝕刻回蝕刻製程，鎢 插塞基本上仍完整無缺，而任何鎢插塞損失與習知相較係 微小的。於是，本發明，藉在CVD氮化鈦膜形成後’額外 進行物理氣相沉積形成一氮化鈦膜，而充分地減少鎢插塞 損失，因此可降低形成缺陷半導體元件的風險。 4 « _ 本紙乐尺度適用中國囷家標準（CNS > A4規格（2H)X邛7公釐） (諳先閱讀背面之注意事項再填寫本頁) 裝. -線· 經濟部中央標準局貝工消費合作社印装 447107 3l55twf.doc/006 A7 B7 五、發明説明（$ ) 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第顯示一種習知PVD氮化鈦膜應用在具有一高 高寬比寧，如—接觸窗開口之一剖面圖； 第2A 圖係顯示一種以化學氣相沉積法形成 構形氮化鈦^高高寬比表面外觀，與將其塡滿鎢插塞 之剖面圖，以及經乾蝕刻形成鎢插塞損失之剖面圖，·以及 第3A圖至第3D圖係顯示根據本發明較佳實施例之製 造流程剖面圖，在以化學氣相法形成一構形氮化鈦膜後， 再以物理氣相沉積法形成一氮化鈦膜，以及進行一乾蝕刻 去除過多的鎢。 實施例 本發明係有關於在半導體製程中，以矽爲半導體元件 基底之一種減少鎢插塞損失的製造方法。如上所述，在具 有高高寬比之接觸窗開口，一般而言，矽基底與鎢需以一 阻障層分離。在本發明中，一阻障層以此項理由存在並不 特別恰當，在較佳的元件操作中，阻障層的存在相信是需 要的。 根據本發明，減少鎢插塞損失之一較佳的阻障層至少 包括兩層膜，其包括，在一具高高寬比表面外觀中，以化 學氣相沉積法沉積一氮化鈦的構形膜，以及以物理氣相沉 5 (請先閲讀背面之注11$項再填寫本頁) •裝·

-.1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） 經濟部中央標準局貝工消費合作社印装 447107 3 I 55twf.doc/〇〇6 __—B7 ______一 五、發明説明（/ ). 積法形成之另一氮化鈦膜。後者之PVD氮化鈦膜不會完全 覆蓋具高高寬比表面外觀的基底，事實上，其不會覆蓋表 面外觀的較低末端。接著形成鎢插塞，沉積足夠的鎢揷 塞’使其至少塡滿具有高高寬比之表面外觀。再以任何己 知的方法移除過多的鎢，例如乾蝕刻回蝕製程。 本發明以所附之第3Α圖至第3D圖而可更加了解’作 爲本發明原理之說明，並其非用以限制範圍。 第3Α圖至第3D圖係顯示在一矽基底s上具有一高高 寬比之表面外觀30。一般而言，一具有高高寬比之一高寬 比（h/d)約爲2-15，特別是3-15左右。 如第3A圖所示，根據本發明，在具有高高寬比表面外 觀30，以化學氣相沉積法形成一氮化鈦構形膜32 ’並延 伸至內介電層S表面上’而較佳厚度約爲50-200人。接著’ 另一氮化鈦層34 ’較佳厚度約爲100-1000A ’以傳統的物 理氣相沉積法形成。膜34通常具有較差的“階様覆蓋性 (step coverage)” ’於其中通常並不需要提供高高寅^匕表 面外觀之構形覆蓋’如第3B圖所示。因此’可以預期的 在開α或溝渠的內表面部位並不會被膜所覆蓋。 根據上述所提，一 “阻障層”因而形成’此時’在開 α沉積鎢以形成—插塞36,如第3C圖所示。鎢插塞36通 常以化學氣相沉積法形成’塡入具有高高寬比之外觀’而 沉積製程進行的結果通常更有多餘之鎮延伸至介電層S之 周圍表面。 爲了製造一具有效能的元件’通常需要移除過多的 6 t錆先閱讀背面之注意事項再填寫本筲) -裝·

•1T i紙張纽適用f國國家標準（CNS)A4祕（210x297公楚) 447107 3155twf.doc/0〇e ^ --------B7 五、發明説明（ 鎢’僅在高高寬比外觀30中維持鎢插塞36，如第3D圖所 示。因此，過多的鎢以傳統乾蝕刻法回蝕。當以乾蝕刻法 回飩進行時’過多的鎢將被移除，而高高寬比外觀3〇中 之鎢插塞36基本上不會改變，若有任何鎢損失與習知相 比係微小的，故元件不會因鎢損失而在電性上有所缺陷。 本發明所實行的方法，基本上可以忽略鎢插塞損失，因此 可以克服習知的缺點。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 f請先閲讀背面之注意事項再填寫本頁〕 -Ι^Γ— -裝. 訂 -線 經濟部中央橾準局員工消費合作社^.裝 本紙張尺度逋用中國國家標牟（CNS)A4規格（210X297公釐）

Claims (1)

1. 447107 3 I 55twf.doc/006 ABCD 經濟部中央標準局貞工消費合作社印裝 六、申請專利範圍 1. 一種半導體元件減少鎢損失阻障層的製造方法， 該製造方法至少包括： 提供具有一介電層之一元件，至少包括一高高寬比接 觸窗開口； 以化學氣相沉積法沉積一氮化鈦構形膜； 以物理氣相沉積法沉積一氮化鈦膜；以及 以化學氣相沉積法沉積一金屬鎢，至少塡入該高高寬 比接觸窗開口。 2. 如申請專利範圍第1項所述之製造方法，其中該 氮化鈦構形膜厚度約爲50-200A。 3. 如申請專利範圍第1項所述之製造方法，其中該 氮化鈦膜厚度約爲100-1000A。 4. 如申請專利範圍第1項所述之製造方法，其中該 接觸窗之高寬比約爲2-15左右。 5. 一種半導體元件減少鎢損失阻障層的製造方法， 該製造方法至少包括： 提供具有一介電層之一元件.，至少包括一高高寬比接 觸窗開口； 以化學氣相沉積法沉積一氮化鈦構形膜； 以物理氣相沉積法沉積一氮化鈦膜； 以化學氣相沉積法沉積一金屬鎢，至少塡入該高高寬 比接觸窗開口；以及 去除過多之該金屬鎢，維持該接觸窗塡滿鎢。 6. 如申請專利範圍第5項所述之製造方法，其中該 8 本紙張尺度適用中ΐ國家標準（CNS] A4規格（210X297公釐) (請先間讀背面之注意事項再填寫本頁) -裝_ .IT '線_ 447107 A8 3 1 5 5twf.doc/006 B8 C8 r D8 六、申請專利範圍 氮化鈦構形膜厚度約爲50-200A。 7. 如申請專利範圍第5項所述之製造方法，其中該 氮化鈦膜厚度約爲100-1000A。 8. 如申請專利範圍第5項所述之製造方法，其中該 接觸窗之高寬比約爲2-15左右。 9. 一種半導體元件減少鎢損失阻障層的製造方法， 該製造方法至少包括： 提供具有一介電層之一元件，至少包括一高高寬比接 觸窗開口； 以化學氣相沉積法沉積一氮化鈦構形膜，該氮化鈦構 形膜厚度約爲50-200A ; 以物理氣相沉積法沉積一氮化鈦膜，該氮化鈦膜厚度 約爲100- 1000A ;以及 以化學氣相沉積法沉積一金屬鎢，至少塡入該高高寬 比接觸窗開口。 10. 如申請專利範圍第9項所述之製造方法，更進一 步包括，從該高高寬比表面外觀之該介電層表面移除過多 之該金屬鎢，以維持該表面外觀可塡滿該金屬鎢。 r--'-----ΓI裝-- (請先閱讀背面之注意事項再填寫本頁) 、1T "_ 經濟部中央椁準局員工消費合作社印裂 9 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）