TW439231B - Multi-level memory cell - Google Patents

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Description

_案號89100330__年月日 條正 五、發明說明（1) ' 本發明係關於一種半導體記憶裝置，特別關於—種夕 階記憶單元，可儲存多個位元，並提高每單位晶片面積夕 位元儲存容量，亦不需複雜之週邊電路。 之 隨著C Μ 0 S之技術深入到次微米以下，快閃記憶體 (F i ash memory )之密度也跟著不斷升高，使每位元所泰 成本被大幅地減少。但是，在電路體積縮小之過裎中卻$ 遇上更多的問題。有些研究者提出了不同種類記憶懸之: 階（muiti-ievel)結構，這些記憶體種類包括⑽錢、 夕 SDRAM、Flash EEPROM。其中，多階Fiash EEPR0M 特別成
到注目。在多階結構之觀念尚未應用於快閃記憶體之前' 一個快閃記憶體單元僅可儲存一個位元，且藉由臨界電壓 值（threshold vol tage)之改變來控制位元之讀取β臨界 電壓之改變係起因於浮接閘極（f l〇ating gate)中所儲存 之電荷量的改變。當浮接閘極充入電荷時，臨界電壓值較 高，可以視為「0」。反之，浮接閘極内沒有電荷時，臨 界電壓值較低’可以視為「1」。因此，每一個快閃記情 體之記憶單元（memory ce 11 )使用兩個位階來儲存一個位 元。但是，如果每一個記憶單元可以使用兩個以上之位 階，如4個、8個或更多，就等於可以儲存2個、3個或更多 個位元如此，在每單位晶片面積上儲存之資料容量便可 以大幅增加。由於臨界電壓值係由儲存於浮接閘極中之電 荷來控制’如果臨界電壓值可以具有數個位階，則多階記 憶便可實現。 D 為了多階s己憶之應用，許多種不同的快閃記憶單元結 構都被提出研究’包括common ground(工業標準）、
IP ZL ^ Q P 3 1 ^ J 案號89100330_年月日 修正_ 五、發明說明（2) DI NOR、AND、NOR、NAND等結構。這些快閃記憶單元不外 乎利用在源/ ί及極接合面之CHE(Channel Hot Electron)或 FN(Fower-Nordheim)隧穿來進行寫入之動作。為了控制在 浮接閘極中之電荷量，在控制閘極（control g.ate)或源/ 汲極接合面加上了多個不同之電壓值。快閃記憶單元在進 行抹除時’通常利用在源/汲極接合面、控制閘極或另一 個抹除閘極間之F N隧穿來達成。大部份之快閃記憶單元是 使用N通道的。最近，有些研究者試著將p通道應用於快閃 記憶單元，以發展其在低功率上之應用，包括D I NOR及多 階快閃記憶體。其寫入之方法係同時使用了 CHE及F N隧 穿，且在控制閘極上使用脈衝。 除了多階記憶之技術，另一種則是多重儲存式 (multi-storage)快閃記憶體。在此技術中，電荷被儲存 於快閃記憶單元的不同位置中。其寫入、讀取及抹除之條 件與單位元快閃記憶單元相同，但其結構則與一般標準之 快閃記憶單元不同。在丫· Ma等人提出之「a dual-bit
split-gate (DSG)EEPROM ceil in contactless array f 〇 r s i n g 1 e _ V c c h i g h d e n s i t y F 1 a s h m e m o r i e s」（I E D M
Tech. Dig，， 1 9 94，pp. 57- 60 )文章中提供了一種雙位元 分離閘極（DSG)快閃記憶單元。第i圖即顯示了此種雙位元 分離閘極（DSG)快閃記憶單元，係由一具有二個做為源/汲 極之摻雜區1 2、1 4之基底11、兩個浮接閘極1 5、1 6、一選 擇閘極1 7、一控制閘極1 8及一傳輸閘極（transf er gate)l 9所構成。此記憶單元包含了兩個共用一對源/汲極 1 2、1 4之記憶單元，可以記憶兩個位元。
_案號 89100330_年月日__ 五 '發明說明（3) 對傳統之多階快閃記憶體來說，由於其需要不同之電 壓值來進行寫入 > 所以其所需之週邊電路相當的複雜。且 其可靠度方面的問題也與單位元記憶體的不同。另一方 面，雖然多重儲存式快閃記憶體之性能、可靠度及電路複 雜度與單位元的記憶體類似，卻在記憶單元的大小上有過 大的問題。 因此，本發明係提供了一種多階記憶單元，結合了上 述多階及多重儲存式記憶體之優點，且不需要複雜之週邊 電路以進行寫入之動作，亦能夠保持與傳統記憶體相同之 可靠度特性。其大小係介於傳統多階記憶體與多重儲存式 記憶體之間。 本發明之多階記憶單元，包括一基底、一第一浮接閘 極、一第二浮接閘極及一控制閘極。基底内具有一第一摻 雜區、第二摻雜區及位於該第一摻雜區與該第二摻雜區間 的通道區。第一浮接閘極絕緣地設置於靠該第一摻雜區側 之通道區上。第二浮接閘極絕緣地設置於靠該第二摻雜區 侧之通道區上，且與該第一浮接閘極隔開。控制閘極絕緣 地設置於該等第一及第二浮接閘極上。 另外，本發明亦提供另一種多階記憶單元，包括一基 底、一第一浮接閘極、一第二浮接閘極、一控制閘極及一 抹除閘極。基底内具有一第一掺雜區、第二摻雜區及位於 該第一摻雜區與該第二摻雜區間的通道區。第一浮接閘極 絕緣地設置於靠該第一摻雜區側之通道區上。第二浮接閘 極絕緣地設置於靠該第二摻雜區侧之通道區上，且與該第 一浮接閘極隔開。控制閘極絕緣地設置於該等第一及第二
案號 89100330 修正 曰 五、發明說明（4) 净接閘極上。抹除閘極絕緣地設置於該等浮接閘極側邊。 ..在本發明之上述兩種多階記憶單元中，第一摻雜區與 弟一摻雜區係做為源極區或汲極區使用，罝二 其在相同偏壓之條件下，能夠使； =荷量不同，而在不需複雜之週邊電路下，產生多階 為讓本發明之上述目的、特徵及優點能更明顯易 下文特舉一較佳實施例，並配合所 ^ ，-' 下： T附圖式，作詳細說明如 圖式簡單說明 圖1係傳統複合式快閃記憶體之結構圖。 圖2係本發明實施例之一多階記憶單元之刊面 圖3Α、3Β係本發明另一實施例之一 ° ° 面圖。 夕％ "己憶早7L之剖 符號說明 10〜傳統複合式記憶體；11、2丨〜基底；12、14 =雜^;15、16、27、28、33、35〜浮接開極"7〜選 ，閘極Μ8、29、36〜控制開極；19〜傳輪閘極；2〇、3〇〜 夕階記憶體；21卜通道區；24〜開極氧化層；25~絕緣層· 26〜隧穿氧化層及鳥嘴型氧化層；271、28卜浮接閘極^突 出部；3卜抹除閘極；3 2〜場氧化區。 實施例 第2圖係本發明實施例之一多階記憶單元2〇之剖面 圖。多階記憶單元20係使用Ν通道，其具有一基底21、兩 個位於基底21中具有不同摻雜濃度^為源/汲極之用的
I麵 第7頁 月 g 腊43923 1 ----ϋ_8910〇330 五、發明說明（5) ____ 摻雜區22 '23、一通道區211、一閘 個浮接閘極27、28隔離之絕緣層25氧化層24、一將兩 型氧化層26及一控制閘㈣^開^隨穿氧化層及鳥嘴 道區211上方之_，且在邊緣各且^27 ' 28分別位於通 281，其形成方式與-般在結晶碎出部271、 浮接閘極之方式相同。#由此突&成烏嘴型氧化層及 加強由浮接閘極及控制問極間電c行抹除時可以 果。另外，推雜區22之摻雜濃度；之效 並未被使用，倍、由於在進行=時此；源極與沒極之名稱 ., + 退仃舄入時，摻雜區22及23均可做 為源極或汲極使用，並沒有被限定。 在此實施例中，閘極氧化層24之厚度約為8〇Α，浮接 問極27、28之長度約為0.07 5 //m，其間隔約為〇 〇3以川。 在摻雜區22之砷摻雜濃度約為5><1〇13cnr2，在 之砷摻雜濃度約為1 Xl〇iW。 隹穋雜£23 另外，由於使用CHE注入來進行寫入較以fn隨穿進行 寫入具有更多之優點，如較快之寫入速度、較佳之臨界電 壓值及較小之干擾，所以此例之寫入方式以CHE為主。同 時為了說明方便，在此處之基底2 1係直接接地，但其並不 限於此種連接方式，其亦可連接至一負電壓以增加寫人及 抹除之效率。 以下將逐項說明本發明之多階記憶單元的操作。 1.寫入 a. 「0」位階：在兩個浮接閘極27、28令均沒有電荷 時，表示其位於一「〇」位階上，以二進位可表示成1 i。 i4 3 ϋ ? 3 , ---案號89100330 _ 年 月 日 修正 五、發明說明（6) b. 「1」位階：當控制閘極2 9加正偏壓，例如是6 V、 摻雜區2 2加上一偏壓，在此例中為4 V、且摻雜區2 3接地， 通電1 0以s e c時，則在浮接閘極2 7中會具有一約 -1. 43 7 fCoul omb之電荷量，而在浮接閘極28中沒有電荷。 這種情形表示其處於一「1」之位階，以二進位可表示成 10 ° ' c. 「2」位階：當控制閘極29加正偏壓，例如是6V、 摻雜區23加上一偏壓，在此例中為4V、且推雜區22接地， 通電1 0 # sec時，則在浮接閘極2 8中會具有一約 -2. 235 fCoulomb之電荷量，而在浮接閘極27中沒有電荷。 這種情形表示其處於—r 2」之位階，以二進位可表示成 0卜 d* 「3」位階：首先將上述條件c通電10 //sec，接著 轉換為上述條件b並亦通電〗〇 " sec，如此，會在浮接閘極 27及28中分別之電荷量分別為_118〇 f c〇ul〇mb及-2·235 fCoulomb。這種情形表示其處於一「2」之位階，以二進 位可表示成0 0。 在上述四項操作條件中值得注意的是，在b與^之條件 了 ’洋接問極27、28中之電荷量並不相同，這是由於摻雜 區22及2 3之摻雜濃度不同所致。這種不同所帶來之優點是 可以使用相同之偏壓。因此省去了用以提供不同偏壓之額 外電路。 2.讀取 在讀取時需有適當之電壓加於控制閘極2 9之上。此時 ^ # 1¾ 22做為汲極而摻雜區23則做為源極。基底21依然
五、發明說明（7) 接地。汲極（摻雜區22)之偏壓不需要报大，只要能使記憶 體輸出之電流可以被放大器或電流比較器感測出即可。， 3.抹除 抹除時則採用「三步驟」的抹除程序；首先，無論元 件處於任何位皆，均先以寫入「2」4立階的方式來偏壓元 件1 0 " s e c，其次以寫入Γ 1」位階的方式偏壓元件1 〇以 sec ,經過上述兩道「重新寫入」的步驟，使各元件處於 「3」位階後，將元件各端點加上所需之偏壓值進行抹 除，例如，加約6V於控制閘極29，摻雜區23浮接，而基底 21及摻雜區22連接至約—5V的負電壓，此時，浮接閘極* 2 7 2 8中之負電街將會因j? ν随穿效應而流入控制閘極2 9 ’ 且其偏壓時間約73 0 " sec，因此全部「三步驟」抹除 之時間約為750 " sec。 ” 此外如第3A及3B圖所示’係本發明之另一實施例之多 階記憶單元3 0。第3B圖係為將第3A圖沿AB線切割後所得到 之剖面圖，且在第3A及3B圖中與第2圖相同之元件係使用 相同之符號來表示。多階記憶單元3 〇與第2圖中之多階記 憶單兀20之結構大部份均相同，唯一不同之處為多階記憶 體30額外具有一抹除閘極31，位於場氧化區32之上而絕ς 地設置於浮接閘極27、28之側邊。在進行抹除動作時、，浮 接閘極27、28中之負電荷係經由FN隧穿而藉由抹除閘極31 導出’在此值得一提的是：浮接閘極27、28可以不需突出 部’即如第3A圖中之271、281就可進行抹除^另外，多階 記憶單元30之讀取與寫入方法與圖2中之多階記憶體2〇相 同，此處不再贅述。
第10頁 _案號89100330_年月曰_Hi_ 五、發明說明（8) 綜合上述，本發明提供了一種多階記憶單元，具有兩 個浮接閘極，且由於其源/汲極之摻雜濃度不同而可以使 用同一種偏壓值進行寫入動作，因此結合了傳統多階及複 合式記憶單元之優點，省去了複雜之週邊電路‘，亦增加了 每單位晶片面積之記憶量。 ， 本發明雖已以較佳實施例揭露如上，但其並非用以限 制本發明。任何熟悉此技藝者，在不脫離本發明之精神和 範圍内，當可做些許之更動與潤飾。因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。
第11頁

Claims (1)

  1. 陷439231 _案號89100330_年月日__ 六、申請專利範圍 1. 一種多階記憶單元，包括： 一基底，具有一第一推雜區、第二摻雜區及位於該第 一摻雜區與該第二摻雜區間的通道區； 一第一浮接閘極，絕緣地設置於靠該第一摻雜區側之 通道區上； 一第二浮接閘極，絕緣地設置於靠該第二摻雜區側之 通道區上，且與該第一浮接閘極隔開；以及 一控制閘極，絕緣地設置於該等第一及第二浮接閘極 上。 2. 如申請專利範圍第1項所述之記憶單元，其中該第 一及第二摻雜區具有不同之摻雜濃度，例如，該第一摻雜 區之摻雜濃度係高於該第二摻雜區之摻雜濃度，另外，亦 可改變浮接閘極與摻雜區的重疊面積，或改變摻雜區之深 度。 3. 如申請專利範圍第1項所述之記憶體單元，其中該 第一及第二浮接閘極係由多晶矽所構成。 4. 如申請專利範圍第1項所述之記憶體單元，其中該 控制閘極係由多晶矽所構成。 5. 如申請專利範圍第1項所述之記憶體單元，其中更 包括一位於該第一與第二浮接閘極間之氧化層，將第一與 第二浮接閘極絕緣。 6. 如申請專利範圍第1項所述之記憶體單元，其中更 包括一閘極氧化層，位於該基底與該第一及第二浮接閘極 之間。 7.如申請專利範圍第1項所述之記憶體單元，其中，
    第12頁 牛 Η 曰 修正 案號 89100330 六、申請專利範圍 更包括一隧穿氧化層及一鳥嘴型展奶^ θθ ^ 1 7予絕緣層，係位於該控制 閘極與該弟一及第二浮接閘極之間， fc ^ _ β Λ ^ 间，由於該第一與該第二 洋接閘極各自具有一突出部，所以处1 ,± ^ 吓M也加快抹除速度。 8.如申Μ專利範圍第i項所述之記憶體豆 對該記憶體單元之寫入方法由第二松^、 __ ” 指1雜區進行"宫入^，產生 「1」位階，由第一摻雜區進行寫Λ，，… 上述兩項寫入法之組合則可產生「3 生 2」位階’而 〇」位階。 — 9.t申！專利範圍第1項所述之記憶體單元，其中， 在抹除化，無論原先所存之資料為何，先重 「 位階之寫入程序，然後於該控制閘柘 $仃」 ^⑺極加一正電懕，笔一 摻雜區與該基底加一負偏壓，且該笫 β 一 穿随效應，而進行抹除之動作。第—摻雜區浮接以進行 10·如申請專利範圍第1項所述之記憶體單元，直 中’’係於摻雜離子濃度較低之該第_ ^ 電壓，且於該控制閘極加一正電壓，砸二二加很小的正 讀取動作。 以進仃讀取電流值之 11· 一種多階記憶體單元，包括： 一基底，具有一第一摻雜區、第二摻雜區及 一摻雜區與該第二摻雜區間的通道區； 於4苐 一第一浮接閘極，絕緣地設置於贵，错 通道區上丨 、靠s玄第一摻雜區側之 —第二浮接閘極，絕緣地設置於靠該第二 通道區上，且與該第一浮接閘極隔開；以及〃雜&側之 一控制閘極，絕緣地設置於該等篦一 上；以及 &第二浮接閘極
    第13頁 _案號89100330_年月曰 修正_ 六、申請專利範圍 一抹除開極，絕緣地設置於該等浮接閘極側邊。 1 2.如申請專利範圍第1 1項所述之記憶單元，其中該 第一及第二摻雜區具有不同之摻雜濃度。 1 3.如申請專利範圍第1 1項所述之記憶體單元，其中 該第一及第二浮接閘極係由多晶矽所構成。 1 4.如申請專利範圍第1 1項所述之記憶體單元，其中 該控制問極與該抹除閘極係由多晶矽所構成。 1 5.如申請專利範圍第1 1項所述之記憶體單元， 其中更包括一位於該第一與第二浮接閘極間之氧化層，將 第一與第二浮接閘極絕緣。 1 6.如申請專利範圍第1 1項所述之記憶體單元，其中 更包括一閘極氧化層，位於該基底與該第一及第二浮接閘 極之間。 1 7.如申請專利範圍第1 1項所述之記憶體單元， 其中更包括一氧化層，位於該控制閘極與該第一及第二浮 接閘極之間。 1 8.如申請專利範圍第1 1項所述之記憶體單元， 其中，更包括一位於該抹除閘極與該第一、第二浮接閘極 間之隧穿氧化層。 1 9.如申請專利範圍第1 1項所述之記憶體單元， 其中，對該記憶體單元之寫入方法係由該第二摻雜區進行 寫入以產生「1」位階，由該第一摻雜區進行寫入以產生 「2」位階，而上述兩種寫入法之組合則可產生「3」位 階。 2 〇 .如申請專利範圍第1 1項所述之記憶體單元，係於
    第14頁 _案號89100330_年月曰 修正_ 六、申請專利範圍 該抹除閘極加正電壓，並於該第二摻雜區與該基底加負偏 壓，且該第一摻雜區與該控制閘極浮接以產生穿隧效應， 而進行抹除的動作。 2 1 .如申請專利範圍第1 1項所述之記憶體單元，其 中，係於摻雜濃度較低之該第二摻雜區加很小的正電壓， 且於該控制閘極加一正電壓，以進行讀取電流值之讀取動 作。
    第15頁
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