TW437190B - Signal receiving device and method for eliminating jitter effect - Google Patents
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Description
4371 9 Ο 五、發明說明(1) 本發明是有關於一種消除顫動影響的訊號接收裝置與 方法,且特別是有關於一種應用於兩種不同時脈威之通訊 系統的信號接收裝置與方法。 同的系統在傳遞資料 對現今通訊系統而言,兩個不… _ . bus, 時’例如是·通用宰列匯流排(U n v e r s a 1 s e r i a 1 u u。, USB)主機與USB元件之間的訊號傳送,處理器與系統元件 的訊號傳送,主機與主機,主機板與系統元件之間的訊號 傳送等等。因為傳送端與接收端所使用的系統時脈不同’ 例如是頻率不同,相位不同等,亦即,兩系統間其頻率域 不同。所以在傳送資料時’傳送端必須同時傳送資料 (da+ta)訊號與傳送端的系統時脈(system ci〇ck)訊號至接 二::接收端為了使接收到的傳送端系統時脈訊號與接收 端的上統時脈訊號同頻,必須以—個鎖相迴路(phase 〇〇^LL)來處理接收’ 而付到一個與接收端之系統時脈 ΛΑ ^ 凡叶脈讯嬈同頻卻可能不同相位 的接收%脈讯唬’以利於資料吨袂 號傳送的目的。 貢料Λ唬之取樣而來完成資料訊 對於接收端而言,其可以例‘丄 生鞾定的簞付拄晰(·+ 由晶體振盪的方式來產 直接除頻,便可得到系統時脈訊:破:再將單位時脈訊號 電路的時脈輸入端之輪入訊號。^來作為接收端之邏輯 由晶體振堡的方式經除頻得到的,為糸統時脈訊號是直接 當穩定的。而接收時脈訊號則斤以系統時脈訊號是相 m處理而得的,所以接收;H為&由傳送端傳送後經 <可能會因傳送或處理
4371 9 〇 五、發明說明(2) 過程中的外界干擾等’而有顫動(j i t ter)產生,使得接收 時脈訊號不是报穩定。在整個接收端對資料訊號的處理過 程中’彳^有可能會因為接收時脈訊號產生了一個嚴重顫 動而^失掉原本的資料訊號,如何有效地避免顫動所造 成的資料流失,便是一個亟待解決的課題。 清參考第1圖,此圖乃傳統訊號接收裝置之方塊圖。 輸入訊號VIN係輸入至D型正反器1〇2之訊號輸入端DU,接 收時脈讯號RXCLK輸入至D型正反器1〇2之時脈輸入端 CK11。其中’D型正反器1〇2係以正緣觸發(Rising Edge Trigger)之方式’在接收時脈訊號RXCLK2控制下,將輸 入訊號VIN轉換後,自D型正反器1〇2之輸出端QU輸出一事 件訊號EVNT。事件訊號〇打再輸入至〇型正反器1〇4之訊號 輸入端D12 ’並將系統時脈訊號SCLK輸入至])型正反器1〇4 的時脈輸入端CK12 ’最後自d型正反器丨〇4之輸出端Q12輸 出取樣事件訊號SEVNT。
第5頁 第2圖所繪示乃第丨圖訊號接收裝置之時序圖。請同時 參考第1圖及第2圖。第2圖中,單位時脈訊號!^^例如係 由晶體振盪器所產生之時脈訊號,接著,單位時脈訊號 UCLK再經除頻後,可得系統時脈訊號SCLK。其中,當接收 時脈訊號RXCLK由低位準轉變成高位準時,會使D型正反器 102在接收時脈訊號rxclj(之控制下,對輸入訊號νίΝ做取 樣的動作,而使其輸出之事件訊號EVNT由低位準轉變成高 位準,並維持一個接收時脈訊號RXCLK的週期。例如在n 間點t201時,接收時脈訊號RXCU由低位準轉上升至高位 ‘ 43719Γ0 五、發明說明(3) -- 準,此時D型正反器102因而對輸入訊號VIN做取樣,而輸 入訊號VIN為高位準,故而經由輪出端所輪出之取 件訊號SEVNT亦上升至高位準。 同理’當系統時脈訊號SCLK由低位準轉變成高位準 時,會使D型正反器1 04在系統時脈訊號5(:1^之控制下, 事件訊號EVNT做取樣的動作,而使其輸出之取樣事件訊號 SEVNT亦與事件訊號EVNT維持在相同的位準,並維持一°個1' 系統時脈訊號SCLK的週期。例如在時間點七2〇2時’系統時 脈訊被SCLK由低位準轉變成高位準,致使d型正反器對 事件訊號EVNT取樣,而使其輸出之取樣訊號SEVNT由低位 準轉變成高位準,並維持一個系統時脈訊號SCLK的週期。 如此’訊號經過D型正反器1 〇 2的處理後,可以將輸入 訊號VIN取樣而得到一個週期等於接收時脈訊號RXCL](的事 件訊號EVNT,事件訊號EVNT再經過D型正反器104處理之 後,可得到一個與系統時脈訊號%!^之週期相等的取樣事 件訊號SEVNT。如此便可完成將輸入訊號VIN轉換並輸出取 樣事件訊號SEVMT的動作。 若接收時脈RXCLK有顫動產生時,會造成訊號損失。 例如在時間點t204到t205,因為接收時脈RXCLK有顫動 (jitter)的產生’使得])型正反器1〇2輸_出之事件訊號EVNT 只能從時間點12 0 4維持至時間點12 〇 5,其訊號週期太短, 以致於在D型正反器1〇4於時間st2〇3與t206的相鄰兩個正 緣觸發下,沒有辦法取樣到此事件訊,EVNT,而造成訊號 的遺失。 、43 71 9 0_____ 五、發明說明(4) 傳統解決的方式之一是,使用四個正反器來做為訊號 接收装I °請參考第3圖’其所繪示乃傳統消除顫動影響
的訊號接收裝置方塊圖。接收時脈訊號RXCLI(分別輪入至D 型正反器30 2 ’D型正反器304 ’D型正反器3〇6之時脈輸入 端CK31,時脈輸入端CK32 ’時脈輸入端CK33 ^輸入訊號 VIN係輸入至D型正反器302之訊號輸入端D3i ,自D型正反 器302之輸出端Q31輸出一事件訊號EVNT1。事件訊號EVNT1 再輸入至D型正反器304之訊號輸入端D32。而後,再~自〇型 正反器304之輸出端Q32輸出一事件訊號EVNT2。事件訊號 EVNT2再輸入至D型正反器306之訊號輸入端D33,自d型正 反器30 6之輸出端Q33輸出一事件訊號evnT3。事件訊號 EVNT3再輸入至D型正反器308之訊號輸入端D34,並將系統 時脈訊號SCLK輸入至D型正反器308的時脈輸入端CK.34,最 後自D型正反器308之輸出端Q34輸出取樣事件訊號 SEVNT 〇 第4圖所緣示乃第3圖冬傳影響的訊號接收 裝置之時序圖。請同時參考第3圖及第4圖。在時間點“οι 時D型正反器302對輸入訊號VIN的作取樣,得到高位準 的事件讯號EVNT1的輸出,並維持一個接收時脈訊號rxclk 的時脈週期。在時間點t403時,因為接收時脈訊號rxclk 有顏動產生’所以’以其作為時脈輸入端之輸入訊號的D 型正反器302,D型正反器304,D型正反器306,其對輸入 取樣後的輸出訊號,例如事件訊號以”1、事件訊號 EVNT2、事件訊號EVNT3,只能維持—個顫動訊號的週期。
第7頁 -4371 9 Ο_ 五、發明說明(5) ~~ ~~ 但是’在時間點t403時,因為事件EVNT3的 H,以致於在D型正反器308於時間點t402與t404的相鄰 兩個正緣觸發下’亦沒有辦法取檨刭此辜件訊號EVNT3, 而造成訊號的遺失。 另一種解決的方式是,在原第3圖中,加入一或閘來 。如同第5圖所繪示,此圖乃傳統另一種 消除顫動影響的訊號接收裝置方塊圖。將事件訊號EVNT2 A fyl 5 10,並自或閘 5 1 0 給 H訊 號OREVNT,然後將或訊號〇reVNT輸入至D型正反器308之訊 ’作為D型正反器308之輸入。 請參考第6圖,其繪示乃第5圖傳統另一種消除顫動影 響的訊號接收裝j之時序圖。或訊號〇rEVNT乃事件訊號 EVNT2和事件訊號EVNT3經過或運算的結果,亦即為事件訊 號EVNT2和事件訊號EVNT3合併後的結果。但是當兩訊號之 間過於接近的話,會造成訊號無法分辨的情況,例如在時 間點t601之後’因為輸入訊號VIN的兩訊號過於接近而使 得或訊號OREVNT —直呈現高位準的狀態。相同地,取樣訊 號SEVNT從時間點t 60 2起,亦一直維持高位準狀態,使得 原本的兩訊號合併成一個訊號,而造成無法分辨的狀況。 此時’則必須要有更複雜的電路來處理此種情形。若顫動 的情形更嚴重或是接收時脈RXCLK頻率更低的話,則其所 面m題imi,所f的邏輯電路也就更不容易設 計。 有鑑於此’本發明的主要目的就是在提供一種消除顫 MHIIΙΗΗΓ 第8頁
動影響的訊號接收裝置與方法,此裝置只需以三個D型正 反is,就能夠解決顫動的影響,精確地完成訊號之轉換與 接收。本發明所使用的元件個數很少,並且 路舰緣速戽报鼻的效-果。 要簡早的電
根據杢發明的目的,提出一種消除顫動影響的訊號接 收裝置與^方法,用以在通訊系統中接收一第一時脈域之一 輸入訊號並輸出一第二時脈域之一取樣事件訊號,此裝置 包括:一第一 D型正反器、—第二])型正反器與一第三卩型 正反器。其中,第一D型正反器係用以接收輸入訊號並 以第一時脈域之一第一時脈訊號作為第一 D型正反器之時 脈訊號端的輸入,然後輸出一第一訊號;第二〇型正反器 係用以接收一高位準訊號,並以第一訊號作為第二D型正 反器之時脈訊號端的輸入,然後輸出一第二訊號;第三D 蜜正反器係用以接收第二訊號,並以第二時脈域之一第 時脈訊號作為第三D型正反器之時脈訊號端的輸入,然後 輸出取樣事件訊號;之後,取樣事件訊號再輪入至第二〇 塑正反器之一重置端。僅需利用第二D型正反器與其重置 端的設計’即可精確地完成訊號之轉換與接收。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂’下文特舉一較佳實施例’並配合所附圖式,作詳細說 明如下: 圖式之簡單說明: 第1圖繪示乃傳統訊號接收裝置之方塊圖。 第2圖繪示乃第1圖訊號接收裝置之時序圖d
.V 4371 9 0 五、發明說明σ) 第3圖繪示乃傳統消除顫動影響的訊號接收裝置方塊 圖。 第4圖繪示乃第3圖之傳統消除顫動影響的訊號接收裝 置之時序圖。 第5圖繪示乃傳統另一種消除顫動影響的訊號接收裝 置方塊圖。 第6圖繪示乃第5圖傳統另一種消除顫動影響的訊號接 收裝置之時序圖。 第7圖繪示乃依照本發明一較佳實施例的一種消除顫 動影響的訊號接收裝置方塊圖。 第8圖繪示乃第7圖消除顫動影響的訊號接收裝置時序 圖。 標號說明: 102 , 104 , 302 , 304 , 306 , 308 , 502 , 504 , 506 , 508,702 >704,706 :D 型正反器; 510 :或閘 708 :反相器 較佳實施例 請參照第7圖’其繪示依照本發明一較佳實施例的一 種消除顫動影響的訊號接收裝置方塊圖l 本發明乃以正緣觸發,並以高位準為有效訊號為例做 說明,亦即當D型正反器之時脈輪入端之時脈訊號由低位 f轉為高位準時,此D型正反器對輸入端之訊號作取樣, 來作為輸出端之輸出。當然,亦可將所揭露之技術内容應
第10頁 ;4371 9〇 五、發明說明(8) 用於以低位準為有效訊號之實施例中。 輸入訊號VIN係輸入至D型正反器702之訊號輸入端 D71 ’接收時脈訊號RXCLK輸入至D型正反器7〇2之時脈輸入 端CK71 ^其中,d型正反器702係以正緣觸發之方式,在接 收時脈訊號RXCLK之控制下,將輪入訊號VIN轉換後,自D 型正反器70 2之輸出端Q71輸出一事件訊號EVNT1。亦即, 當接收時脈訊號RXCL](由低位準轉成高位準時,D型正反器 對輸入訊號取樣,並輸出取樣結果《事件訊號 EVNT1再輸入至D型正反器704之時脈輸入端CK72,並將高 位準訊號VH輸入至D型正反器704之訊號輸入端D72,然後 自Ε»型正反器704之輸出端Q72輸出事件訊號EVNT2。將事 ,Λ號EVNT2輸入至D型正反器706之輸入訊號端D73,並將 ^統時脈SCLK輸入至D型正反器706之時脈輸入端CK73,接 著,自β型正反器706之輸出端Q73輸出取樣事件sev NT。而 後,把取樣事件訊號SEVNT經由反相器7〇8,輸入至d型正 反器704的重置端RST。也就是說,當取樣事件SEVNT為高 位:時,會使得D正反器704作重置的動作,亦即使其輸出 之事件訊號EVNT2轉變為低位準。 第8圖乃第7圖消除顫動影響的訊號接收裝置時序圖。 :青:;參考第7圖及第8圖。第8圖巾,"立時脈訊號㈣ =cu再經除頻後,可得系統時脈訊號scl著κ二二 Π 是接收端接收到的傳送端之時脈訊號再經過鎖 相迴路處理後的結果,其頻率與系統時脈訊號SCLK相同。
Λ 4371 9 五、發明說明(9) 其中’當接收時脈訊號RXCLK由低位準轉變成高位準時, 會使D型正反器702在接收時脈訊號rxclk之控制下,對輪 入訊號VI Ν做取樣的動作,而使其輪出之事件訊號EVNT i由 低位準轉變成咼位準,並維持一個接收時脈訊號的 週期。例如在時間點18 0 1時,接收時脈訊號RXCLK由低位 準轉上升至高位準,此時D型正反器70 2因之而對輸入訊號 VIN做取樣,由於輸入机號yin為南位準’故經由輸出端qi 所輸出之取樣事件訊號EVNT1亦上升至高位準。一
同時’在時間點t801時,因為事件訊號£^丁1由低位 準轉成高位準,會使得D型正反器704對高位準訊號VH取 樣,而使事件訊號EVNT2由低位準轉變成高位準,並且持 續至D型正反器7〇4的重置端RST之輸入訊號轉變為低位準 時。在時間點t802 ’系統時脈訊號SCLK由低位準轉為高位 準’此時,D型正反器706對事件訊號EVNT2作取樣,,而使 得取樣事件訊號SEVNT由低位準轉為高位準,並且維持一 個系統時脈訊號SCLK之週期的時間。同時,因為取樣事件 SEVNT轉為高位準訊號,所以,也使得〇型正反器7〇4的重 置端RST之輸入端轉為低位準訊號,而讓^型正反器7〇4作 了重置的動作,亦即,!)型正反器7〇4輸出端Q2的事件訊戈 EVNT2+轉成低位準,直到下—個事件訊號以町1由低位準轉 變成高位準時,再重新對高位準訊號VH取樣,而使得事件 訊號EVNT2再次由低位準轉變為高位準。V 曰在時間點t803到1804間,J)為訊號傳輸的過程中,例 如疋Λ號X到干擾,^或是系統不穩定^而使得接收時/脈訊 mm 第12頁 -v 4371 S Ο 五、發明說明(10) 號R X C L Κ有頦動之情形產生^如第8圖所繪示,D型正反器 702因受到接收時脈rxclk顫動的影響,讓事件訊號i 在時間點18 0 3到18 0 4間產生一高位準的訊號,其週期等於 顏動讯號的週期。事件訊號EVNT1同時在時間點t8〇3時, 觸發D型正反器704,而使的其輸出事件訊號EVNT2轉為高 位準,一直持續到D型正反器704的重置端輸入RST之輸入 訊號轉為低位準時。在時間點t8 0 5,咽為系統時脈SCLK由 低位準轉變為高位準’使得D型正反器7〇6對事件訊號〆 EVNT2作取樣,來使輸出之取樣事件訊號SEVNT轉為高位 準,亦同時致使D型正反器7〇4進行重置動作,而使得事件 訊號EVNT2降為低位準。 由第8圖可清楚看出,事件訊號〇叮2的訊號週期並不 會受到其週斯是固定的,而且與系統時脈訊 號%1^觸發^。而D型正反器706的 輸出取樣訊號SEVNT,其週期也是固定的,而且是維持一 個系統時脈的週期。如此,此電路確實解決了顫動的問 題,使得輸出取樣事件訊號SEVNT不會因為顫動的影響而 有所消失或錯誤。 在乞貫生另土、色生^影響號接收袭1與方上 中V雖以三個正反器與一個反相器為例作說明,块而此反 相器並非必要構件。只要能夠讓輸出取樣事件訊號旦縣 正反器時具有重置的效果,便可達到目的? 號接:ί罟It:的特徵是在提供一種消除顴動影響的訊 號接收裝置與方法,此裝置只需三個D型正反器,藉由適
4 4371 9 五、發明說明(11)__ 冨的控制各正反哭之於 果,就能夠解沬二4剧入輪出之關係,並利用重置的效 少,而且電路牟媒介,響。本發明所使用的元件個數很 號,就能完成所命3日二早,也不需太複雜的控制訊 广而之目的’並達到極佳的I果。 综上所述,雖然本發明已以一較佳實峨露如上, β其並非用以限定本發明,任何熟習此技藝者,在不脫離 本發明之精神和範圍内’當可作各種之更動與潤飾,因此 本發明之保護範圍當視後附之申請專利範圍所界定者為 準。 ”
第14頁
Claims (1)
- 4371 9 Οi. 系統中 域之一 一時脈 訊號端 第一訊 輸出一 二時脈 訊號端 其 該取樣 :種消除顫動影響的訊號接收裝置,用以在一通訊 ^ ^ 听脈域之一輸入訊號並輸出一第二時脈 :樣事件訊號,該訊號接收震置包括: 弟一 D型正及哭 汉15 ’用以接收該輸入訊號,並以該第 域之一签_ + '呀脈訊號作為該第一 D型正反器之時脈 的輪入,並輪出一第一訊號; 第二 D 型 i m 欠器’用以接收一高位準訊號,並以該 號作為該箆-η袖τ 弟—D型正反器之時脈訊號端的輸入,並 第一訊號;以及 第一D型正反器’用以接收該第二訊號,並以該第 域之一第二時脈訊號作為該第三D型正反器之時脈 的輸入’並輪出該取樣事件訊號; 中’該第二D型正反器更包括一重置端’用以接收 事件訊號。 2. 如申請專利範圍第丨項所述之訊號接收裝置,其_ 該讯號接收裝置更包括,· 一反相器,用以接收該取樣事件訊號,並輸出至該第 二D型正反器之重置端。 3. 如申請專利範圍第1項所述之訊號接收裝置,其中 該第一 I»型正反器、第二〇型正反器與第三D型正反器均為 正緣觸發之D型正反器β 4‘如申請專利範圍第1項所述之訊號接收裝置’其中 該第一時脈訊號與第二時脈訊號係為相同頻率。第15頁 4371 9 Ο 六、申請專利範圍 該第二時脈訊號為該通訊系統之一系統時脈。 6. 如申請專利範圍第1項所述之訊號接收裝置,其中 該第一時脈訊號係由一鎖相迴路(P L L )產生。 7. 如申請專利範圍第1項所述之訊號接收裝置,其中 該通訊系統為主機與主機間的通訊系統。 8. 如申請專利範圍第1項所述之訊號接收裝置,其中 該通訊系統為處理器與系統元件間的通訊系統。 9. 如申請專利範圍第1項所述之訊號接收裝置,其中 該通訊系統為主機板與系統元件之通訊系統。 10. 如申請專利範圍第1項所述之訊號接收裝置,其 中該第二時脈訊號為該第二時脈域之一單位時脈訊號經除 頻而得。 11. 一種消除顫動影響的訊號處理方法,用以接收一 第一時脈域之一輸入訊號並輸出一第二時脈域之一取樣事 件訊號,該訊號處理方法包括·· 該輸入訊號輸入至一第一D型正反器,並以該第一時 脈域之一第一時脈訊號作為該第一D型正反器之時脈訊號 端的輸入,當該輸入訊號為一第一位準時,輸出具有該第 一位準之一第一訊號; 將具有該第一位準之一第二訊號輸入至一第二D型正 反器,並以該第一訊號作為該第二D型正反器之時脈訊號 端的輸入,當該第一訊號為具有該第一位準時,輸出具有 該第一位準之一第三訊號; 將該第三訊號輸入至一第三D型正反器,並以該第二第16頁時脈域之一第二時脈訊號作為該第三D型正反器之時脈訊 號端的輸入’當該第三訊號為具有該第一位準時,輸出具 有該第一位準夂該取樣事件訊號;以及 將該取樣事件訊號輸入至該第二D型正反器之重置 端’當該取樣事件訊號為具有該第一位準時,輸出具有一 第二位準之該第三訊號。 12. 如申請專利範圍第11項所述之訊號處理方法,其 中該些D型正反器均為正緣觸發之D型正反器。 13. 如申請專利範圍第11項所述之訊號處理方法,其 t該第一位準為高位準,第二位準為低位準。 ” 14. 如申請專利範圍第11項所述之訊號處理方法, 中該第一位準為低位準,第二位準為高位準。 其 15. 如申請專利範圍第11項所述之訊號處理方法, 中該取樣事件訊號係經由一反相器再輸入至該裳_ λ '、 乐—D型j 反器之重置端。 16·如申請專利範圍第11項所述之訊號處理方法 中該第二時脈訊號為一系統時脈。 、’其 17·如申請專利範圍第Π項所述之訊號處理方法, 中該第一時脈訊號係由一鎖相迴路(PLL)產生。 其 18.如申請專利範圍第1 1項所述之訊號處理方法, 中該第一時脈戒號與第二時脈訊號係為相同頻率。、 其
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088115692A TW437190B (en) | 1999-09-10 | 1999-09-10 | Signal receiving device and method for eliminating jitter effect |
US09/628,343 US6680982B1 (en) | 1999-09-10 | 2000-07-28 | Jitter-tolerant signal receiver and method of designing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088115692A TW437190B (en) | 1999-09-10 | 1999-09-10 | Signal receiving device and method for eliminating jitter effect |
Publications (1)
Publication Number | Publication Date |
---|---|
TW437190B true TW437190B (en) | 2001-05-28 |
Family
ID=21642266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088115692A TW437190B (en) | 1999-09-10 | 1999-09-10 | Signal receiving device and method for eliminating jitter effect |
Country Status (2)
Country | Link |
---|---|
US (1) | US6680982B1 (zh) |
TW (1) | TW437190B (zh) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6178216B1 (en) * | 1997-05-21 | 2001-01-23 | Samsung Electronics Co., Ltd. | Digital phase locked loop circuit and method therefor |
US6501312B1 (en) * | 1999-10-25 | 2002-12-31 | Xilinx, Inc. | Fast-locking DLL circuit and method with phased output clock |
-
1999
- 1999-09-10 TW TW088115692A patent/TW437190B/zh not_active IP Right Cessation
-
2000
- 2000-07-28 US US09/628,343 patent/US6680982B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6680982B1 (en) | 2004-01-20 |
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