TW436694B - System control chip and computer system having a multiplexed graphic bus architecture - Google Patents
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Description
43669^ 五、發明說明(1) ㈣ΐ Ϊ明係Ϊ關於一種具有多工圖形匯流排架構之系統 控^片以及電腦系統,特別是針對目前個人電腦最先進 之圖形/視汛匯流排架構一—進階圖形埠(Advanced
Graphic Port,簡稱AGP)匯流排’提出一種改善的雙圖形 匯流排架構’在不改變原匯流排協定的情況下提昇圖形 /視訊次系統之效能並且充分運用不同視訊處理器中的資 源0 在傳統電腦系統中,一般圖形次系統(graphic subsystem)是以附加卡(piug_in card)的方式連接上系統 中。圖形次系統連接上電腦系統的路徑主要是透過擴充匯 流排(expansion bus)加以達成,並且隨著技術的演進而 逐漸改中,¼早期的工業標準架構(Industry standard Architecture,簡稱ISA)匯流排,到周邊元件界面 (Peripheral Component Interface,簡稱PCI)匯流排, 到最新的AGP匯流排。 第1圖表示用以說明習知技術中圖形次系統在電腦架 構中相關位置的系統方塊圖,在第1圖所示者為圖形次系 統透過A G P匯流排連接系統的情況。如圖所示,北橋 (north bridge)系統控制晶片12為系統資料或控制訊息傳 遞的主要媒介,其分別利用内部的CPU界面電路、記憶體 控制電路、PCI控制器和AGP控制器,與電腦中的CPU 10、 記憶體1 6、南橋(s 〇 u t h b r i d g e )系統控制晶片1 4和圖形/ 視訊次系統20連接。AGP匯流排技術主要是由Intel公司所 主導的圖形/視訊匯流排,並且基於原來PC I匯流排協定和
436694 五、發明說明(2) 信號’藉以提供一專屬的(dedicated)、管線式 (pipel· ined)的通道,讓圖形加速晶片可以快速地取得系 統記憶體中的各種圖形資料。至於其詳細技術部分,可參 考AGP相關規格建議書,此處不再贅述。至於pc I匯流排和 I SA匯流排的情況,則是利用圖中之pC I匯流排或丨SA匯流 排C連接於南橋系統控制晶片1 4 )’其主要差異在於pc I或 I S A匯流排非一對一之專屬匯流排’而其操作時脈也遠低 於AGP 。 雖然傳統圖形次系統大都是利用附加卡方式連接上系 統’但是目前已經有愈來愈多電腦是將圖形次系統整合 (integrated)到主機板上,稱為整合圖形次系統 (integrated graphic subsystem)。例如第2 圖所示,其 形/視訊次系統,其置於主機板1之内 表示電腦系統在採用整合圖形次系統時之系統方塊圖,其 中與第1圖相同之元件係以相同符號表示。2 2表示整人圖^ 並且透過主機板上 的匯流排(例如PCI匯流排)連接上北橋系統控制晶片12\
另外,在主機板1上還包括了 CPU 1 0、記愔二! β = n + U a丨息體1 6以及南批 系統控制晶片1 4。 陶橋 册圃形次糸統登合於同一個主機板内,在實作上 有其優點。然而,當使用者想要對於圖形處理系統進二 便面臨著相當大的問題。由於圖形次系統係整 機,内,以硬體的觀點來看就是將圖形處理晶片和書椹 衝器(frame buffer)燒焊在主機板上,無二緩 進行升級。因此,要升級整合圖形次系統的方式刀°出來 436694 五、發明說明(3) 整個主機板,成本非常高。另一種方式則如第2圖所示, 透過AGP插槽(slot)插入附加卡的圖形/視訊次系統24,以 提升圖形處理效能。透過此方式,即使在不更換整個主機 板的情況下,也可以達到提升圖形處理效能的目的。 第2圖所示的系統架構固然可以解決整合圖形次系統 在升級的問題,不過此架構也引出另一資源浪費的問題。 在主機板1上的整合圖形/視訊次系統22或是透過AGp插槽 (s 1 〇 t)連接上系統的圓形/視訊次系統2 4 ’都是獨立運作 的處理晶片,兩者間存在許多重複的資源,自然使得系統 成本墊高。 有鑑於此,本發明的主要目的,在於提供一種具有多 工圖形匯流排架構之系統控制晶片和電齓系統,能夠在利 用AGP插槽提昇圖形處理效能的同時,也能夠對於兩個圖 形次系統的資源進行有效的配置,以達到最佳的系統效 能。 根據上述之目的’本發明提出一種丹有多工圖形匯流 排之系統控制晶片,此系統控制晶片則設置於電腦系統 中’做為各元件間資料交換的處理中心。系統控制晶片具 有一外部圖形匯流排’可以用來連接一外部圖形處理器。 在系統控制晶片的内部則包括一内部圖形處理器,其利用 一虛擬圖形匯流排,耦接於外部圖形匯流排在系統控制晶 片内之延伸部分;一多工器組,置於外部圖形匯流排和虛 擬圖形匯流排之間’用來控制外部圖形處理器、内部圖形 處理器和系統控制晶片其他部分之間的資料傳遞;以及一
五、發明說明(4) 監聽器(snooper),掛接於外部圖形匯流排在系鱿押 片内之延伸部分,可以用來監聽在外部圖形處理器'制晶 圖形處理器和系統控制晶片其他部分之間的靖求,内邛 合外部圖形處理器和上述内部圖形處理哭之資源,藉以整 另外’上述的外部圖形匯流排則可以是AGp匯流 而虛擬圖形匯流排則為進階圖形埠匯流排中去除 之信號部分以及用以控制多工器組之控制信號 動時:W將外部圖形處理器和内部圖形處理器配 同之糸統貪源=間,例如外部圖形處理器仍祕 置而内部圖形處理器則配置—個ρπ的位 ^ 器就可以根據傳送資料所要屯的备杜次ε & ^ β β 7要衣的系統資源空間,決定其傳 ;標::透過此方式’圖形處理資源的有效配置是可以根 據5聽;:取得的訊息’透過内部圖形處理器加以達成。 圖式之簡單說明: 為:本發明之上述目的、特徵和優點能更明顯易懂, 下文特+ -較佳實施例,並配合所附圖式,作詳細說明如 下: 第1圖表示習知技術中包含圖形次系統之電腦架構的 系統方塊圖。 - 第2圖表示習知技術中包含整合圖形次系統之電腦架 構的系統方塊圖。 第3圖表示本發明實施例中具有多工Α(;ρ匯流排架構之 電腦系統方塊圖。 第4圖表示本發明實施例中北橋系統控制晶片内之詳
436694 五、發明說明(5) 細方塊圖。 第5圖表示本發明實施例中多工器組在處理資料傳遞 之電路示意圖。 第6圖表示本發明實施例中多工器組在處理請求及控 制信號傳遞之電路示意圖。 符號說明: 卜主機板;10-CPU ; 12〜北橋系統控制晶片;14〜南橋 系統控制晶片;1 6 ~記憶體,2 0、2 4〜圖形/視訊次系統; 2 2〜整合圖形/視訊次系統;3 0〜北橋系統控制晶片;3 2〜整 合圖形/視訊次系統;34〜圖形輔助處理器;36〜顯示器; 30卜緩衝器;30 3〜編譯器;305〜多工器組;30 7〜監視器; 309、M1 、M2、M3、M4〜多工器;322~仲裁器;321〜輪出 FIFO ; 323〜輸入FIFO。 實施例: 本發明之多工圖形匯流排架構主要是在傳統AGP中並 聯上一虛擬AGP(Virtual AGP,簡稱VAGP),連接内部整合 的圖形次系統’並且透過設置於北橋系統晶片内的監聽器 (sn〇〇per)檢查所有傳輸資料或是請求,藉以有效配置
部和内部圖形次系铕中的次、E A ^入尔既甲的貝源。以下配合圖式,以— 例詳細說明本發明之內交 .lL ^ , 丄 貝他 a &円令。在此實施例中是以AGP為例翎 明多工圖形匯流排之牟孀士力 ^ a J ^ 帘#通π条構方式,但是同樣可以適用於其他 不Ν的圖形或視訊匯流排上。 第3圖表示本眘始知,a β 系統方塊圖,其中與第多工AGP匯流排架構之電腦 、第1圖相同之元件則以相同符號表示
第8頁 五、發明說明(6) 之。如第3圖所示’北橋系統控制晶片3 0内部具有整合圖 形/視訊次系統32 ’此為主機板整合式架構,而整合圖形/ 祝訊次系統32則可以連接至外部的顯示器36,提供視訊/ 圖形的顯示。本實施例中架構上最重要特徵即在於整合圖 形/視訊次系統32是利用虛擬AGP(即VAGP)並聯上一般AGP 匯流排。此VAGP匯流排的作用可以描述如下:當一般AGP 插槽上不存在附加卡時(亦即沒有第3圖中圖形輔助處理器 34時)’則以6?匯流排則可以標準AGP匯流排協定完成工 作,享有AGP匯流排的全部頻寬,而整合圖形/視訊次系統 32即與傳統AGP上的圖形次系統一樣,具有專屬管線式的 通道存取記憶體16的相關圖形資料;當在一般AGP插槽上 插入其他圖形視訊附加卡時(即如第3圖所示般連接上圖形 辅助處理器34時),則VAGP和AGP共享同一頻寬,而且透過 匯流排結構中的監聽器和仲裁器(後述),可以有效運用内 部和外部圖形處理晶片的資源,使得圖形處理效能提昇。 以下詳細說明本實施例中的AGP和VAGP匯流排結構。 第4圖表示本實施例中北橋系統控制晶片30内之部分詳細 方塊圖’其中僅標示出有關於AGP和VAGP匯流排結構部 分。如圖所示’在北橋系統控制晶片3 0中包括緩衝器 301 、編譯器303、多工器組305、監聽器307以及多工器 309。缓衝器301和編碼器30 3是一般AGP界面電路原有的元 件,提供資料緩衝和信號編碼的功能》 監聽器307掛接於AGP於北橋系統控制晶片30内之延伸 部分,亦即緩衝器3 0 1和編譯器3 0 3之間,用來在AGP上的
第9頁 • 436694 五、發明說明(7) ----- 圖形輔助處理器34、VAGP上的整合圖形/視訊次系 及北橋系統控制晶片30的其他部分(例如cpu界面 憶體控制器等等)之間,監視彼此間傳遞的請求。監聽的 方式主要是透過將圖形辅助處理器34和整合圖形/視訊次 系統32配置於不同的系統空間。當AGp插槽上沒有插入附 加卡時,系統在啟動時會將整合圖形/視訊次系統32設定 為AGP空間,因此整合圖形/視訊次系統32的工作模式就如 同插入AGP插槽的附加卡一般,使用AGp所有資源。而當系 統在開機時偵測到AGP插槽有插入附加卡(即圖形輔助^理 器34 )時,則將整合圖形/視訊次系統32配置於未使用的 PC I I /0位址空間中。監聽器3 〇 7在監聽過程中,便可以檢 查出線上請求(request)是否屬於内部的整合圖形/視訊次 系統3 2所處理之請求;如果是,則透過多工器3 〇 9產生 HIT/MISS信號’讓緩衝器301内的資料不通過一般agp匯流 排,而由整合圖形/視訊次系統3 2加以處理。透過這樣的 機制’可以讓在北橋系統控制晶片3 0内的整合圖形/視訊 次系統32和外部的圖形輔助處理器34做到資源共享的目 的。 多工器組305的作用是在AGP、VAGP和系統其他部分之 間,控制資料、請求和控制信號的傳遞。多工器組30 5是 由複數個多工器所構成。第5圖表示本實施例中多工器組 305中處理資料(data)傳遞之電路示意圖。在第5圖所示者 為針對一般性資料交換而做說明,根據實際資料信號線必 須配置相對數量的多工器。在第5圖中,323是輸入
第10頁 436694 五、發明說明(8) - FIFO(First-In-First-Out)暫存器,321 是輸出 FIFO 暫存 器,做為整合圖形/視訊次系統32在VAGp匯流排上的輸入 輸入暫存器。圖形輔助處理器34則透過一般AGp匯流排輸 入輸出資料。多工器Ml是用來控制AGP和v AGp傳送到系統 的資料;多工器M2是用來控制系統和VAGp傳送到AGp的資 料;多工器M3是用來控制系統和AGp傳送到VAGp的資料。 第6圖表示本實施例中多工器組305在處理請求(re(luest) 及控制信號傳遞之電路示意圖。同樣的,來自圖形輔助處 理器3 4和整合圖形/視訊次系統3 2的請求可以透過由仲裁 器(arbiter)322所控制的多工器M4,選擇性地進行系統。 仲裁器3 2 2可以設置於整合圖形/視訊次系統;3 2或是監聽器 307中。藉由此多工器組305的作用,可以控制資料和請求 的傳輸方向。 在北橋系統控制晶片3 0内的整合圖形/視訊次系統3 2 由於可以監控和管理内部和外部有關於圖形處理的資源, 因此在功能上顯得特別重要。例如在本實施例中的圖形輔 助處理器24 ’其目的在於可以提昇一個或數個特定圖形處 理的效能’例如幾何(geometry)圖形處理、前段圖形產生 (front rendering)、後段圖形產生(back rendering)等 等。因此,整合圖形/視訊次系統3 2可以將圖形顯示工作 加以管線化(pipel ined) ’以便切割成數個子處理,交由 圖形輔助處理器24或是整合圖形/視訊次系統32本身分別 處理。舉例來說’圖形辅助處理器24可以為幾何圖形處理 器(geometry processor) ’而在整合圖形/視訊次系統32
第11頁 436694 五、發明說明(9) 則扮演圖形產生引擎(rendering engine)的角色;也可以 由圖形辅助處理器24做為前端圖形產生處理而由整合圖形 /視&R次糸統3 2做為後端圖形產生處理;甚至兩者均可做 為圖形產生之用,並且分別連接到外部的顯示器。因此利 用本實施例的匯流排架構,可以讓圖形處理管線化,而使 其效能提高。 另外’本實施例中雖然將整合圖形/視訊次系統32置 於系統控制晶片令,但是將其抽出並且置於主機板上,也 可以達到系統整合的目的,上述所說明之匯流排架構也可 以同樣適用。另外,由於監聽器需要時間來判斷資料傳送 的目的地’因此在AGP的寫入緩衝器(write buffer)(未圖 示)則可以增加一層或數層額外的資料緩衝區,藉以彌補 上述監聽所需要的處理時間。由於WP為管線處理,所增 加的資料緩衝區並不會影響到系統性能。 本發明之多工圖形匯流排結構的優點在於: 1.可以充分使用電腦系統内資源。由於提供Μ?和 VAGP多工匯流排架構,所以在提昇系統圖形處理性能,不 需要更換整個主機板,可以利用AGp擴充槽上加入新的圖 形處理器來達A ’有效降低系統升級成本。而在AGp和 VAG:上的圖形處理器則可共享其内部資源,例如記憶體, 使知系統資料能夠更有效地加以運用。 2·主機板或系統控制晶片内的圖形次系統可以利用 AGP擴充槽上的輔助圖形處理器,來強化圖形處理性能。 例如,在AGP擴充槽上可以加入性能很強的幾何圖形處理 五、發明說明(10) 五、發明說明(10) 器,使知一般個人電腦系統也可 高階系統的圖形/視訊處理效能。 等 以提昇至圖形工作站等 冰钭古,形處理的官線化可以引導出不同的圖形處理硬體 Γ ^ I诒—個複雜的圖形系統可以分割成數個簡單的圖 Ϊ Ϊ I Ϊ田交由AGP和VAGP上硌圖形處理器分別進行工 作’因此使用者可以:jg语地+山 + h & 選擇性地建立圖形系統ΰ 本發明雖以一較佳實施例揭露如上,然其並非用以限 疋心明任何熟習此項技藝者,在不脫離本發明之精神 和範圍内,當可做些許的更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
Claims (1)
- 4366 9 4 六、申請專利範圍 1. 一種具有多工圖 統控制晶片具有一外部 處理器,其包括: 内部圖形處理器, 上述外部圖形匯流排於 以及 監聽器,掛接於上 晶片内之延伸部分,用 述内部圖形處理器和上 求’藉以整合上述外部 之資源。 2 _如申請專利範圍 尚包括一多工器組,置 控制晶片内之延伸部分 控制上述外部圖形處理 統控制晶片其他部分之 3. 如申請專利範圍 上述外部圖形處理器和 之系統源空間,上述 統資源空間,決定其傳 4. 如申請專利範圍 上述外部圖形匯流排係 虛擬圖形匯流排則為進 工器組之控制信號。 形匯流排之系統控制晶片,上述系 圖开> 匯流排’用以連接一外部圖形 其利用一虛擬圖形匯流排,輕接於 上述系統控制晶片内之延伸部分; 述外部圖形匯流排於上述系統控制 以監聽在上述外部圖形處理器、上 述系統控制晶片其他部分之間的請 圖开)處理器和上述内部圖形處理器 第1項所述之系統控制晶片,其中 於上述外部圖形匯流排於上述系統 和上述虛擬圖形匯流排之間,用以 器、上述内部圖形處理器和上述系 間的資料傳遞。 第1項所述之系統控制晶片,其中 上述内部圖形處理器係配置於不同 二器則根據傳送資料所要求的系 遊標的。 第1項所述之系統控制晶片,其中 為進階圖形埠(AGP)匯流排,上述 階圖形埠匯流排中用以控制上述多第14頁 六、申請專利範圍 5. —種具有多工圖形匯流排之系統控制晶片,其具有 一外部圖形匯流排,用以連接一外部圖形處理器;上述系 統控制晶片提供一虛擬圖形匯流排,用以連接置於主機板 上之内部圖形處理器,其中上述外部圖形匯流排和上述虛 擬圖形匯流排係於上述系統控制晶片内耦接;上述系統控 制晶片内具有一監聽器,掛接於上述外部圖形匯流排於上 述系統控制晶片内之延伸部分,用以監聽在上述外部圖形 處理器、上述内部圖形處理器和上述系統控制晶片其;他部 分之間的請求,藉以整合上述外部圖形處理器和上述内部 圖形處理器之資源。 6. 如申請專利範圍第5項所述之系統控制晶片,其中 尚包括一多工器組,置於上述外部圖形匯流排於上述系統 控制晶片内之延伸部分和上述虛擬圖形匯流排之間,用以 控制上述外部圖形處理器、上述内部圖形處理器和上述系 統控制晶片其他部分之間的資料傳遞。 7. 如申請專利範圍第5項所述之系統控制晶片,其中 上述外部圖形處理器和上述内部圖形處理器係配置於不同 之系統資源空間,上述監聽器則根據傳送資料所要求的系 統資源空間,決定其傳送標的。 8. 如申請專利範圍第5項所述之系統控制晶片,其中 上述外部圖形匯流排係為進階圖形埠(AGP)匯流排,上述 虛擬圖形匯流排則為進階圖形埠匯流排中用以控制上述多 工器組之控制信號。 9. 一種具有多工圖形匯流排之電腦系統,上述電腦系第15頁 436694 六、申請專利範^ ~ ~ 統之系統控制晶片具有一外部圖形匯流排,用以 I μ L n't 加卡上之外部圖形處理器,其包括: 内部圖形處理器,設置於上述電腦系統之主機板上, 其利用—虛擬圖形匯流排,在上述系統控制晶片内轉接於 上述外部圖形匯流排;以及 ; 監聽盗’設置於上述系統控制晶片内,掛接於上述外 部圖形匯流排於上述系統控制晶另内之延伸部分,用以於 聽在上述外部圖形處理器、上述内部圖形處理器和上述^ 腦系統中其他元件之間的請求,藉以整合上述外部圖形處 理器和上述内部圖形處理器之資源。 10 ·如申請專利範圍第9項所述之電腦系統,其中在上 述系統控制晶片中尚包括一多工器組,置於上述外部圖形 匯流排於上述系統控制晶片内之延伸部分和上述虛擬圖形 匯流排之間’用以控制上述外部圖形處理器、上述内部圖 形處理器和上述電腦系統中其他元件之間的資料傳遞。 11 ·如申請專利範圍第9項所述之電腦系統,其中上述 内部圖形處理器係置於上述系統控制晶片内。 12‘如申請專利範圍第9項所述之電腦系統,其中上述 外部圖形處理器和上述内部圖形處理器係配置於不同之系 統資源空間’上述監聽器則根據傳送資料所要求的系統資 源空間’決定其傳送標的。 1 3,如申請專利範圍第9項所述之電腦系統,其中上述 外部圖形匯流排係為進階圖形埠(AGp)匯流排,上述虛擬 圖形匯流排則為進階圖形埠匯流排中用以控制上述多工器第16頁第17頁
Priority Applications (3)
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---|---|---|---|
TW88114443A TW436694B (en) | 1999-08-24 | 1999-08-24 | System control chip and computer system having a multiplexed graphic bus architecture |
JP2000109169A JP2001084363A (ja) | 1999-08-24 | 2000-04-11 | グラフィックスシステムコントローラ及び計算機システム |
DE2000129867 DE10029867B4 (de) | 1999-08-24 | 2000-06-16 | Vorrichtung zur Systemsteuerung mit einer Architektur mit Multiplex-Graphikbus |
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---|---|---|---|
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---|---|
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DE (1) | DE10029867B4 (zh) |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6734862B1 (en) | 2000-06-14 | 2004-05-11 | Intel Corporation | Memory controller hub |
US6859208B1 (en) | 2000-09-29 | 2005-02-22 | Intel Corporation | Shared translation address caching |
US7116331B1 (en) | 2000-08-23 | 2006-10-03 | Intel Corporation | Memory controller hub interface |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7343502B2 (en) * | 2004-07-26 | 2008-03-11 | Intel Corporation | Method and apparatus for dynamic DLL powerdown and memory self-refresh |
US7730336B2 (en) * | 2006-05-30 | 2010-06-01 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
US7948497B2 (en) * | 2005-11-29 | 2011-05-24 | Via Technologies, Inc. | Chipset and related method of processing graphic signals |
JP5076317B2 (ja) | 2005-12-27 | 2012-11-21 | ソニー株式会社 | 情報処理装置、情報処理方法及びそのプログラム |
JP5111797B2 (ja) | 2006-06-29 | 2013-01-09 | 株式会社東芝 | 情報処理装置及び情報処理方法 |
JP5201231B2 (ja) * | 2011-02-25 | 2013-06-05 | ソニー株式会社 | 情報処理装置、情報処理方法及びそのプログラム |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5195089A (en) * | 1990-12-31 | 1993-03-16 | Sun Microsystems, Inc. | Apparatus and method for a synchronous, high speed, packet-switched bus |
US5941968A (en) * | 1997-04-14 | 1999-08-24 | Advanced Micro Devices, Inc. | Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device |
US5900017A (en) * | 1997-05-14 | 1999-05-04 | International Business Machines Corporation | Snooping a variable number of cache addresses in a multiple processor system by a single snoop request |
-
1999
- 1999-08-24 TW TW88114443A patent/TW436694B/zh not_active IP Right Cessation
-
2000
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US6859208B1 (en) | 2000-09-29 | 2005-02-22 | Intel Corporation | Shared translation address caching |
US7145568B2 (en) | 2000-09-29 | 2006-12-05 | Intel Corporation | Shared translation address caching |
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