TW434890B - Method for forming multi-cylinder capacitor - Google Patents

Description

4348g〇 係 其擇 尤選 ，刻 法飯。 方之法 成間方 形膜的 之梦容 容.晶電 電多之 狀雜極 柱摻電 重未狀 多與柱 種雜僴 一摻數 於有複 關用有 1係利具 ⑴域明種成 q領發I形 說明本，以 割發於， L'i 關性 【發明背景】 ，在半導體記憶體，例如動態隨機存取記憶體 (Dynamic Random Access Memory，DRAM)中，每一個記 憶單元經常、由一 Μ 0 S電晶體與一電容所組成。當每一個記 憶單元所佔據之面積降低時，位於半導體晶片上之半導體 記憶體的積集度會增加。一艘而言，電容面積之降低，會 導致電容之電容係數減少。無論如何，動態隨機存取記憶 體（DRAM )中所使用之電容，其電容係數必須至少約為25 f e m t 〇 法拉（f F )。 基於半導體記憶體中高積集度之要求，各種可使所佔 據之面積降低’並且保持電容係數固定之電容結構，業已 迅速地發展。舉例而言’堆疊電容（stack capacitor)、 柱狀電容（cylinder capacitor)、以及針刺狀電容（pin capacitor)等三維結構之電容，業已製作出。 在IEEE Transactions on Electron Devices, Vo 1 38，No. 2中，Toru Kaga等人業已揭露，可有效應用於具 有極高密度之半導體記憶體中之一種柱狀電容，及其製造 方法。此外，美國專利第5，8 6 6，4 5 0號，亦揭露一種柱狀 電容之製造方法。下文中，將參照圖1(a)至1(e)，詳細說

第5頁 434890 五、發明說明（2) 明此等習知技術。 圖1 (a)至1 (e)之剖面圖係顯示依據先前技術之多重柱 狀電容之製造方法。在圖1 (a)中，藉著習知的化學氣相沈 積（Chemical Vapor Deposition，CVD)法，第一絕緣層2 與第二絕緣層3，依序地沈積於基板1上，該基板1上提供 有電晶體（未圖示）。繼而，藉由習知的微影與截刻製 程’利用第一絕緣層2作為蝕刻中止層，蝕刻去除第二絕 緣層3之一部份，以形成第一開孔4，並且隨後，使第一絕 緣層2受選_桂地蝕刻，以形成第二開孔5，該第二開孔5 之直徑小於第一開孔4之直徑，並且用以曝露電晶體（未 & 圖示）之源極/汲極區域。 ' 倘若第一與第二絕緣層2、3係由相同材料所形成，貝Γ 在第二絕緣層3沈積於第一絕緣層2上之前，可先沈積一阻 障層，以便在選擇性地蝕刻第二絕緣層3時，作為蝕刻中 止層。 在圖1 (b)中，藉著CVD法，沈積第一多晶矽膜6，以填 滿第二開孔5，並且覆蓋於第一與第二絕緣層2、3。隨 後，沈積第三絕緣層7例如氧化矽於第一多晶矽膜6之頂 面。 繼而，如圖1 ( c )中所示，第三絕緣層7受選擇性蝕 ) 刻，以形成柱狀間隙壁7a於多晶矽膜6之侧壁上，隨後第 二多晶矽膜8沈積於第一多晶矽膜6與柱狀間隙壁7a上〇 參照圖1 ( d )，第二多晶矽膜8受選擇性蝕刻，以形成 鄰接著枉狀間隙壁7a之第二柱狀電極8a »隨後，使用形成

第6頁 五 、發明說明（3) 第一^ p 1 Λ 书孔4上之光阻（未圖示）作為遮罩，第一多晶石夕 ’以形成第一枉狀電極6a，並且隨後移除該光 阻（未圖示）。 ^ 壁7 &最後，表照圖1 (e )，藉由選擇性蝕刻，移除柱狀間隙 此第二絕緣層3 ’因而，達成依據先前技術之多重柱 狀電容’精確言之係雙重柱狀電容。 由於多重柱狀電容之柱狀部分的出現，所以可在不降 低半導體記憶體之積集度下，增加電容中電極之總表面 積。因此，多’重柱狀電容適合應用於，具 先進半導體記憶體中。 八之 〇 無論如何，因為必須沈積第三絕緣層7，且藉由選擇 f生飯亥j第—絕緣層7 ’以形成柱狀間隙壁7 a，所以在I e e e

Transactions 〇n Electron Devices, V〇l. 38, No. 2，以及

美國專利第5, 866, 450號中所揭露之多重柱狀電容的製造 方法，相當複雜。倘若在高密度M0S記憶體之應用中，需 要更多的柱狀電極’以增加電容中電極之總表面積，則在 依據先前技術多重柱狀電容之製造方法中，製程複雜度會 更加明顯。換言之，當三重枉狀電容形成時，額外需^沈 積第四絕緣層，以及選擇性蝕刻第四絕緣層，以形成第'一 柱狀間隙壁。因此’在依據先前技術之多重柱狀電容的f 造方法令，每增加一個柱狀電極，便需要增加二個额外的 步驟，亦即絕緣層之沈積與蝕刻步驟。然而，製造步、 增加會引起多重柱狀電容可靠度之降低，並且增加=產= 本0

五、發明說明（4) 【發明概述】 因此，本發明之目的在於 多重柱狀電容的形成方法，以 度’並且降低生產成本。 本發明之另一目的在於， 時’不需額外步驟之多重柱狀 依據本發明之多重枉狀電 驟。首先 一第二絕 ，形成 緣層於 形成一第一開孔 孔。隨後 孔、與該 之複數個 該交錯多 分，殘留 該交錯多 個有摻雜 個有摻雜 並且植入 晶破膜内 此，完成 ，沈積 第二絕 未摻雜 晶矽層 於該第 晶矽層 多晶梦 ，提供具有 改善多重柱 提供當柱狀 電容的製造 容的形成方 一第一絕緣層於一半導體 該第一絕緣層上。蝕刻該 ，且蝕刻該第一絕緣層， 一交錯多晶石夕 緣層上。該交 多晶矽膜與複 簡翠製造步驟之 狀電容之可靠 之一部分，使 一開孔與該第 中之該複數個 膜間之蝕刻選 多晶矽膜之一部分。 一雜質於該交錯多晶 ，使得該複數個未摻 依據本發明之多重柱 層於該第二 錯多晶矽層 數個有摻雜 得該交錯多 二開孔中。 未摻雜多晶 擇性，以選 最後，移除 矽層中之該 雜多晶矽膜 狀電容。 電極之 方法。 法包含 基板_上 第二絕 以形成 開孔、 包含， 多晶梦 晶矽層 繼而， 矽膜， 擇性触 該第二 複數個 具有導 數目增加 下列步 ，且形成 緣層，以 一第二開 該第一開 交錯排列 膜。移除 之剩餘部 利用介於 與該複數 刻該複數 絕緣層， 未推雜多 電性。藉 〇 〇 較佳實施例之詳細說明 1^1 1^

第8頁 434890 五、發明說明（5) 從下文中附有圖式之實施例的詳細說明中，可更明瞭 本發明之前述目的、特徵以及優點。茲將參照圖2 (a)至 2(f)，詳細說明依據本發明之關於雙重柱狀嗜容的實施 例0 0 在圖2 (a)中，阻障層11與第二絕緣層1 2係依序地形成 於第一絕緣層10上，該第一絕緣層1〇係位於基板（未圖示 )上，該基板中形成有MOS電晶體（未圖示）。在本發明 之實施例中，第一與第二絕緣層1 〇、；[ 2係由相同的材料， 例如氧化石夕，所形成’而阻障層11係击氮化矽所形成。阻障 層11係在下文所述之第二絕緣層1 2受蝕刻時，作為蝕刻中 止層。因而.，·當第二絕緣層12係由不同於第一絕緣層10之 材料所形成時，則不需要阻障層1丨，舉例而言，第一絕 緣層1 0為氧化石夕，而第二絕緣層1 2為氮化石夕。在此情形 下’第一絕緣層1 0係在下文所述之第二絕緣層1 2受蝕刻 時，作為蝕刻中止層。 參照圖2 ( b )，藉由習知的微影與蚀刻製程，以阻障層 11為钕刻中止層，蝕刻第二絕緣層丨2，使第一開孔丨3形成 於第二絕緣層1 2中。繼而，藉著習知的微影與蝕刻製程， 使尺寸較第一開孔丨3小之第二開孔丨4，形成於第一絕緣層 〇 1 0中’以曝露MOS電晶體（未圖示）之源極/汲極區域（未 圖示）。 參照圖2(c)，經由控制習知LPCVD爐管（未圖示） 中’ Sl2He氣體流内之ΡίΪ3氣體流開/關比，交錯地沈積第一 與第二未摻雜多晶矽膜1 5、1 7和第一與第二有掺雜多晶矽

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膜1 6、1 8 ’使交錯多晶矽層i 0 〇沈積於第二絕緣層丨2、第 一開孔1 3、與第二開孔1 4上。在本發明之實施例中，如圖 2(c)所示，交錯多晶矽層10〇包含四個多晶矽臈15、16、 17、18 :交錯排列之第一與第二未摻雜多晶矽膜15、17和 第一與第二有摻雜多晶矽膜16、18。無論如何，圖2(c)_ 所示之交錯多晶矽層1 〇〇係作為說明本發明之例示，亦即 在依據本發明之多重柱狀電容的形成方法中，未摻雜與有 摻雜多晶石夕膜之數目不限於四個。當然地，若未摻雜與有 摻雜多晶石夕膜之層數愈多’則所形成的多重柱狀電容之柱 狀電極會愈多。 0 在交錯r晶矽層1 0 0沈積之後，藉著習知的化學機械 拋光（Chemical Mechanical Polishing，CMP)法，移除交 錯多晶矽層1 0 0之一部分，使得交錯多晶矽層丨〇 〇之剩餘部 分’殘留於第一開孔1 3與第二開孔1 4中，並且曝露第二絕 緣層12，如圖2(d)所示。

參照圖2 ( e )，使用例如包含、HF、與去離子水之 化學蝕刻劑，藉著介於第一與第二有摻雜多晶矽膜丨6、】8 與第一與第二未摻雜多晶矽膜丨5、丨7間之蝕刻選擇性， 擇性地#刻第一與第二有摻雜多晶矽膜16、18。在選擇性 蝕刻之後，移除第二絕緣層12，而使第一與第二未摻雜多 晶矽膜1 5、1 7之若干部分曝露出，以形成雙重柱狀結構。 最後，參照圖2 ( f )，經由在爐管（未圖示）内使用 POCI3氣體之習知的摻雜製程，俾使雜質（d〇pant )例如 磷，植入第一與第二未摻雜多晶矽膜15、17中。在植入雜 434890 五、發明說明（7) " -- 質之後，具有非導電性之第一與第二未摻雜多晶矽膜15、 17 ’轉變成具有導電性之有摻雜多晶矽膜。所以，藉由自 未摻雜狀態轉成有摻雜狀態之多晶矽臈15、17，與有推雜 多晶矽膜1 6，共同夠構成依據本發明之雙重柱狀^容/ ” 200。應注意者為，在植入雜質之後，可在預定的溫$度下 回火（annealing )雙重柱狀電容2〇〇，以增強其導電性。 6 綜上所述’本發明業已揭露’一種藉著未摻雜盥 雜多晶矽膜間之蝕刻選擇性，製造多重柱狀電容之^法。 在依據本發明’之製造方法中，不具有習知技術之製造方法 中，所必須的沈積與蚀刻絕緣層之複雜製程。因此，在依 據本發明之製造方法中，生產成本降低，並且多重柱狀電 容之可靠度增強《此外，當所需求之柱狀電極的數目增加 :，藉著在交錯多晶矽層之形成中’控制PH3氣體流開；關 比’以沈積所需之複數個未摻雜與有摻雜多晶 且適當地達成其要求。在製造過程中，不需增加其他 領外的步驟。 雖然本發明業已藉由較佳實施例作為例示加以說明， ^ 了解者為.：本發明不限於此被揭露的實施例^相反地， ^明意欲涵蓋對於熟習此項技藝之人士而言係明顯的各 二改與相似配置《因此，申請專利範圍隻範圍應根據最 、的邊釋’以包容所有此類修改與相似配置。

第11頁 434890 圖式簡單說明 圖1 ( a )至1 ( e )之剖面圖係顯示，依據先前技術之多重 柱狀電容之製造方法；以及 圖2 (a )至2 ( f )之剖面圖係顯示，依據本發明之多重柱 狀電容之製造方法。 【符號之說明】 1 ~基板’ 2〜第一絕緣層 3〜第二絕緣層 4〜 第 一— 開 孔 5 - 第 二 開 孔 6〜 第 -' 多 晶 矽 膜 7〜 第 三 絕 緣 層 8 ~ 第 二 多 晶 矽 膜 10 ~ 第 一 絕 緣 層 11 ~ 阻 障 層 12 ~ 第 二 絕 緣 層 13〜 第 開 孔 14 - 第 * 開 扎 15〜 第 未 摻 雜 多 晶 矽 膜 16〜 第 一 有 摻 雜 多 晶 矽 膜 17 - 第 二 未摻 雜 多 晶 矽 膜 18〜 第 二 有 摻 雜 多 晶 矽 膜 100〜 交 錯 多 晶 矽 層

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第13頁

Claims (1)

1. 4 3 6' —---—_____ /、' 中請專#!

   圍 "' --- •， 種多重柱狀電容之形成方法，包含下列步驟： 形成一第一絕緣層於一半導體基板上； 形成一第二絕緣層於該第一絕線層上；， 银刻該第二絕緣層，以形成一第一開孔； 蝕刻該第一絕緣層，以形成一第二開孔； 沈積一交錯多晶矽層於該第二開孔、該第一開孔、與 ::絕緣層上，其中該交錯多晶矽層包含，交錯排列之 數個未摻雜多晶矽臈與複數個有摻雜多晶矽膜； 移除該交錯多晶矽層之一部分，使得該交錯多晶矽層 之剩餘部分’殘留於該第一開孔與該第二開孔中； 利用介於該交錯多晶矽層中之該複數個未摻雜多晶矽 膜，與該複數個有摻雜多晶矽膜間之蝕刻選擇性，以選擇 性蝕刻該複數個有摻雜多晶矽膜之一部分，俾曝露出該複 數個未摻雜多晶矽膜中至少一個之侧壁； 移除該第二絕緣層；以及 植入一雜質於該交錯多晶矽層中之該複數個未摻雜多 晶矽膜内，俾使該複數個未摻雜多晶矽膜具有導電性。 ，2·，申請專利範圍第1項之多重柱狀電容之形成方 法’其中該第一開孔之尺寸大於該第二開孔之尺寸。 3.如令請專利範圍第1項之多重柱狀電容之形成方 法，其中該半導體基板中業已形成一電晶體之源極/汲極 區域。

   第14頁 434890 六、申請專利範圍 4 · 如申請專利範圍第3項之多重柱狀電容之形成方 法，其中該第二開孔用以曝露該源輕/汲極區域。 5. 如申請專利範圍第1項之多重柱狀電容之形成方 法，其中植入該雜質於該交錯多晶矽層中之該複數個未摻 雜多晶矽膜内，係使用一P0C13氣體作為雜質來源，且於 一爐管内進行。 _ % 6. 如申請專利範圍第1項之多重柱狀電容之形成方 ^ . Q 法，更包含T列步驟：在植入該雜質於該交錯多晶矽層中 之該複數個未摻雜多晶矽膜内之後，加熱該交錯多晶矽 層，以增強其導電性。 7. 如申請專利範圍第1項之多重柱狀電容之形成方 法，其中該複數個有摻雜多晶矽膜之一部分之該選擇性蝕 刻係利用，包含Η N 03、H F、與去離子水之一化學蚀刻劑。 8. 如申請專利範圍第1項之多重柱狀電容之形成方 法，其中該交錯多晶矽層之沉積，係經由控制在一LPCVD U 爐管中，Si2Hs氣體流内之ΡΗ3氣體流開/關比。 9. 一種多重柱狀電容之形成方法，包含下列步驟： . 形成一第一絕緣層於一半導體基板上；

   第15頁 434890

   六、申請專利範圍 形成一阻障層於該第—絕緣層上； 形成一第二絕緣層於該阻障層上， 二開孔； 層、該第 層包含， 雜多晶矽 多晶石夕層 t 雜多晶矽 ，以選擇 露出該複 6 未摻雜多 電性 蝕刻該第二絕緣層，以形成—第開孔 蝕刻該阻障層與該第—絕緣層，以形成一 沈積一父錯多晶石夕層於續笫-η力 ^ 开、第二絕緣層上，其中該交錯多曰功 交錯排列之複數個来株雜定 曰9夕 膜丨 .取個禾摻雜多晶矽膜與複數個有摻 移除該交錯多晶矽層之一部分使得該交麫 之剩餘部分’殘留於令篦 «r^ Λ* 曰 ^ 无留％ D褒第一開孔與該第二開孔中 膜，*:Ϊ該交錯多晶矽層中之該複數個未摻 i 4、"複數個有摻雜多晶矽膜間之蝕刻選擇性 性蝕刻該複數個有摻雜多晶矽臈之一 數個未摻雜多晶妙膜中至少一個之侧壁；單+ 移除該第二絕緣層；以及 植入一雜質於該交錯多晶矽層中之該複數個 晶矽膜内，俾使該複數個未摻雜多晶矽膜具有導 10.如申請專利範圍第9項之多重柱狀電容之形成 法，其中該阻障層係由氮化矽所形成。 、U*如申請專利範圍第9項之多重柱狀電容之形成方 法’其中該第一開孔之尺寸大於該第二開孔之尺寸。 IHI 第16頁 六、申請專利範圍 12. 如申請專利範圍第9項之多重柱狀電容之形成方 法，其中該半導體基板中業已形成一電晶體之源極/汲極 區域。 : , 13. 如申請專利範圍第12項之多重柱狀電容之形成方 法，其中該第二開孔用以曝露該源極/汲極區域。 14. 如申請專利範圍第9項之多重柱狀電容之形成方 法，其中植入該雜質於該交錯多晶矽層中之該複數個未摻 雜多晶矽膜内，係使用一P0C13氣體作為雜質來源，且於 ^ 一爐管内進行。 — 15. 如申請專利範圍第9項之多重柱狀電容之形成方 法，更包含下列步驟：在植入該雜質於該交錯多晶矽層中 之該複數個未摻雜多晶矽膜内之後，加熱該交錯多晶矽 ' 層，以增強其導電性。 16. 如申請專利範圍第9項之多重柱狀電容之形成方 法，其中該複數個有摻雜多晶矽膜之一部分之該選擇性蝕 .刻係利用，包含HN03、HF、與去離子水之一化學银刻劑。 17.如申請專利範圍第9項之多重柱狀電容之形成方 法，其中該交錯多晶矽層之沉積，係經由控制在一LPCVD 爐管中，Si2H6氣體流内之PH3氣體流開/關比。

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