TW432555B - Method and structure of semiconductor package - Google Patents

Description

^ r4 32Β 5 R__ 五、發明說明（i) 【發明之範圍】 本發明係有關於一種半導體構裝的方法及其結構，且 特別係一種以貫穿式凸塊成型/裝配技術（〇ne_step bumping and assembly technology)形成半導體構裝 方法及其結構。 、 【發明之背景】 截至目前，應用於構褒接合的方法大致上有兩類，八 別為打線接合（wire b〇ndlng)與覆晶接合（fu c刀

b〇nding) ’此兩種方法均廣泛地應用於半導體構裝之P ，並各自佔有一席之地，作彳Λ久女ϋ 1一仍各有缺點限制其發。 打線接合是最為普$ @ n A H ' bondlng pad)㈣之圖案形成於展配基板的表面’再將（ 晶片置於焊塾圖案的中間，晶片的頂面朝 再將 線或金線連接晶片表面接點盥真L 、迎線如紹 接合方式有焊塾數的二二反上的焊塾：然 高I/O數需求，並且也無法庳用二：1。'1011)，無法達到 …之積體電路=用==列（_ ’電訊頻寬亦受到限制。 才 ：以細線作連接 另一種覆晶接合方式县热尘裙_ &塊（soider b㈣P)户車列取/W曰片*面形成一焊料 Uead frame)的封裝^式取代需在晶片上拉導線架 凸塊與預先形成對應’晶片面朝下使焊料 塊，使晶片直接組裝在=板；接’再 生可靠性的問S，由於晶片鱼：：，覆B“妾合通常會產 片〃基板間的熱膨脹係數（

第4頁 五、發明說明（2) coefficient of thermal expansion » CTE ) - 得裝配，件在熱循環後，因晶片與基板的擴張不差m 接墊承X應力而造成連接失效，稱之為熱膨脹係數不匹配 (CTE mismatch)。另一方面，覆晶製程相當複雜，一般 來說包含形成焊接金相層（Under Bump MetaUuqy，υβ; )二凸塊成型以及裝配（assembly )等製程，相對地設備 投貧很大，成本較高。而且目前形成焊墊微細間距（nne Pitch)的技術仍待突破，至於上述的可靠：〖生問題以及為 了強化接合結構與形成晶片保護的填膠（underf i丨i )製 程仍有問題未完全解決，譬如：（丨；）填膠時會有氣泡形成 ，若未能防止會造成曰後結構上有裂縫產生。（2 )填膠時 若無法維持晶片與基板的接合，會使可靠性更加惡化，即 形成電路短路的現象。（3)填膠耗時很久又彳艮複雜，將增 加生產成本及減少生產量。以國内投資覆晶接合之構裝產 業結構（infrastircture )，如對生產所需基板或測試等 產業都尚未完備’而且部份關鍵技術均掌握於國際大廠手 中’因此發展上先天便較為不足。 因此，有必要提出一種新型的構裝接合方式以因應半 導體產業的快速發展。 【發明之目的與概述】 有鑑於此’本發明的目的之一在提供一種半導體構裝 的方法’利用整合傳統構裝之凸塊成型與接合製程’使製 程簡化，成本降低。 根據上述本發明目的，欉時進行植球與接合 • .一

服ε

酽4 325 5 5 、發明說明（3) 製程’省去凸塊成型、基板、填膠（underfiU )的製程 及產業。 , 根據上述本發明目的，此種貫穿式凸塊成型/接合技 術’可應用於無論是傳統低I /〇數之覆晶構裝或打線構裝 :或者是其他先進之構裝如3D封裝（3D packaging )、超 溥封裝（ultra-thin packaging)或直接晶片配接（ direct chip attachment，DCA)之用。 — 根據上述本發明目的，此種貫穿式凸塊成型/接合技 術’可提供具備與覆晶製程相同之高電氣性能優點的構裝 根據上述本發明目的，此種貫穿式凸塊成型/接合技 術，可提供具有微細間距焊墊的構裝。 根據上述本發明目的，此種貫穿式凸塊成型/接合技 術’能解決熱膨脹係數不匹配之可靠性問題。 根據上述本發明目的’此種貫穿式凸塊成型/接合技 術’係同時適用於晶片面朝上（face — Up)或面朝下（ face-down )之組裝形態。 根據上述本發明目的，此種貫穿式凸塊成型/接合技 術，亦同時適用於以周邊排列或面矩陣排列方式的積體電 路晶片的組裝。 據此，為達上述目的，提供的一種半導體構裝方法包 括步驟為.（a)提供一第一基板，其表面具有至少以一第 一絕緣層形成隔離的一第一 1/()焊墊；（t))形成—貫穿漂 一 I/O焊塾與基板的孔洞；（c).提供一第二基板/其表面

IT4 325 5 5 五 '發明說明（4) 具有至少以一第一絕緣層形成隔離的一草二I/O焊塾；（廿） 對準第二I/O焊墊至面對第一 I/O焊墊的位置；以及由 入舞料黎^連通第一 |墊與第二I/O焊墊的一焊 料凸塊，以接合兩基板。採用的第一基板若為裝配基板如 印刷電路板或模組電路板，即為本發明較佳實施例之一中 凸塊成型孔洞形成於基板上（bump_h〇le inside sub_ strate )的方式’·相對地，也可採用第一基板為形成有 體電路的半導體晶片，此時，即為本發明另一較佳實施例中 凸塊成型孔洞形成於晶片上（buinp_h〇le inside wafe 的方式。不論實施的方式為何者，步驟（b)中都可利用 如雷射或微機電加工（MEMS bulk machining)製程於龙 I/O焊墊處進行bump-hole，即貫穿孔洞成型，在步驟 對準之前，較佳是將步驟（c)/(a)中提供的晶片研磨至 = 3〇#m〜100^m的一定厚度，使後續基板與晶片於組 後因熱膨脹係數不匹配所引發應力及應變較低。而步驟、 (e)中焊料的注入可用例如焊料射出（s〇lder jetti 或印刷（pruting)等方式，將接合材料植入bump_h〇ie 内’較佳是再施予-重流製帛，使之形成凸塊接合。 此外，本發明的另一目的在於提供一 結構，能可靠地連接晶片於—裝配基板上。牛導體構裝的 根據上述目的，提供的構裝結構包括：（a) 一第— 板:、表面具有至少以一第—絕緣層形成隔離的一第— !3焊一塾[並5成有|穿第—1/0焊墊與基板本身的孔洞； 一土 ，其表面具有至少以一第二絕緣層形成隔 ^432555 五、發明說明（5) 離 的 一 第 二I /0焊墊 :以及（c) 一焊料 凸塊 ，填充於孔洞 及 孔 洞 處 的兩 基板 間 ， 以 接合 兩基板： ，並 使 第一 I/O焊墊 與 第 二 I/O焊墊形成電氣連通 。同樣地 ，上述的第一基板 可 為 電 路 板/晶片 ，第二 基板則為晶片 /電 路 板。 為 讓 本發 明之 上 述 和 其他 目的、特徵 、 和優 點能更明 顯 易 懂 下文 特舉 一 較 佳 實施 例，並配合 所 附圖 式，作詳 細 說 明 如 下。 [ 圖 式 及 符號 說明 】 圖 式 說明 • 第 1 A〜 1 G 圖 繪 示 根據 本發明- -種 半 導體 構裝方法 之 一 較 佳 實施 例流 程 的 剖 面圖 j 第 2 A〜 2 Η 圖 繪 示 根據 本發明- -種 半 導體 構裝方法 之 另 一 較 佳實 施例 流 程 的 剖面 圖； 第 3 圖繪 示習 知 覆 晶 構裝 的流程與產 業 架構 示意圖； 以 及 第 4 圖繪 示本 發 明 半 導體 構裝方法的 流 程與 產業架構 示 意 圖 0 元 件 標號 10 基 板 12 I/O 焊墊 14 焊 料 罩 幕 16 貫穿 孔洞 20 晶 片 22 I/O 焊墊 24 保 護 層 26 UMB 28 阻 障 層 29 貫穿 孔洞 30 焊 料 32 焊料 凸塊

,432555 五、發明說明（6) 【發明之說明】 本發明所揭露的半導體構裝方法及其結構，主 同時進行凸塊成型與接合製程，藉由在晶 b ：I" ： ^ t ^ 凸塊，以：合晶f 逢，焊塾間的-焊料 — 慢日月興I板。因此，對於晶片上 I /0焊墊形成的方法及焊墊一土板上的 排列太τ ^、 排列方式（如為周邊或面矩陣 I式）並不加以限制，可依照現有對晶片構裝時A & 處理製程擇其一，同槎献人 ^ 乃稱哀時的刖 能以下述較佳實施m :裝配基板的製作方法，便 裝配技術形成半導體構梦沾達成本發明貫穿式凸塊成型/ 又17 π取千导體構裝的方法及其結構。 substrate 請參照「第1 A〜1 Γ固 甘# &丄 導體構裝方法之一較佳流==本發明-種半 電路ΐ (inn)’，例如為-印刷 時裝配在上面），基=1Λ)或一杈組電路板（多個晶片同 $屬材質，如鋁、銅、鋁合等電 成，作為基板雷政沾 ^ , Τ ^ 者所製 紹祕麻η 路的一輸出/輸入接點。1/0焊墊12上以一 使τ/η層度执，例如為一焊料罩幕（solder mask)作隔離 使1/0焊墊12僅曝露出-部份的表面。 &離， 接著’.如:第1 B圖」戶斤*，利用例如—雷射 1。111 n〇或微機電加工製程形成貫穿每一λ板 10上1/0焊塾12與基板10本身的孔洞16。 芽母基板 ^ Γ4 32 5 5 5_____ 五、發明說明（7) 再者’如「第1C圖」所示，將提供的一具有積體電 路的半導體晶片20以面朝下，並且為了後續基板與晶片於 組裝後因熱膨脹係數不匹配所引發應力及應變較低，較佳 是將晶片20磨薄（thinning )，形成厚度約為30 // m〜100 ，如「第10圖」所示者。晶片20上同樣具有内連線 用的I/O焊墊2 2 ’由導電金屬材質，如鋁、銅、鋁合金或 銅合金之中的任一者所製成，而且I/O焊墊22上也會形成 保護的絕緣層2 4，同樣地，絕緣層2 4僅使得部份的I / 〇焊 墊表面露出。在此實施例中，[/〇焊墊22的表面上更形成 有UBM層26，UBM層26通常是由一附著/擴散阻障層 (adhesion/diffusion barrier layer)與一濕潤層 (wetting layer，亦可稱為沾錫層）構成，主要是用以 改善即將形成的焊料凸塊與焊墊之間的沾黏關係。 接著，如「第1 E圖」所示，係將晶片2 〇面朝下對準 基板10準備後續植球與接合同步進行的製程。此時，晶片 20的I/O焊墊22係對準基板1〇上形成的貫穿孔洞16。 再來如第1 F圖」所示，利用例如一焊料射出（ 5穿。孔：二印㈣（PrinUng)製程將焊料30由貫 I/O焊墊u ^與晶片2〇之間，使基板10與晶片20的 塾12，22此精由焊料3〇形成電氣連通。 取後’如「第1 G圖」所示，再缺由一 )製程以高於焊料30溶點 ：;:二重：（-flow 固態變成液態，最後在冷卻“ 由 聚力而形成-較佳連接基板1()/:中=30因本身的内 ，、日日片20的焊料凸塊32，至 r4 3 2 5 5 r： 發明說明（8) 此即完成構裝接合的製作。 复施例七（bump-hole inside wafer 請參照「第2A〜2H圖」’其為根據本發明—種半 導體構裝方法之另一較佳實施例的流程剖面圖，所不同者 係於晶片上形成貫穿的孔洞。 -曰如「第2A圖」所不，提供一形成有積體電路的半導 體曰曰片2 0，並且為了基板與晶片於組裝後因熱膨脹係數不 匹配所引發應力及應變較低，較佳是將晶片2〇磨薄，形成 厚度約為30#m〜100私ΙΏ，如「第2 B圖」所示者。晶片 2〇上具有内連線用的I/O焊墊22，係由導電金屬材質，30如 鋁、銅、鋁合金或銅合金之中的任一者所製成，ι/〇焊墊 22上形成有保護的絕緣層24，並且絕緣層24僅使得部份的 I/O焊墊表面露出。 接著’如「第2 C圖」所示，利用例如一雷射製程 (laser drilling)或微機電加工製程形成貫穿每一晶片 上I/O丨干塾22與晶片20本身的孔洞29 °由於需形成貫穿 晶片2 0的孔洞2 9，因此’對此實施例而言，不能在丨/ 〇焊 塾2 2的底下形成任何的元件。 再者，如「第2D圖」所示’由於晶片2〇上形成了貫 穿的孔洞2 9 ’為避免有同電位的情形發生，必須在孔洞2 9 表面形成阻障層（barrier layer) 28，才不致產生電路 上的問題。 接著’如「第2 E圖」所示，將晶片2 0對準所提供的 一基板1 〇 ’基板1 0例如為一印刷電路板（僅裝配單一晶片

^ ^432555 五、發明說明（9) )或一模組電路板（多個晶片同時裝配在上面），基板10 上形成有I/O焊墊12，同樣可由導電金屬材質，如鋁、銅 、紹合金或銅合金之中的任一者所製成，作為基板電路的 一輸出/輸入接點。同樣地，I / 〇焊墊丨2上也以一絕緣層1 4 ’例如為一焊料罩幕作隔離，使〇焊墊丨2僅曝露出一部 份的表面。此較佳實施例中，晶片2 〇係以面朝下的方式， 由晶片20上形成的貫穿孔洞29對準基板1〇上的I/O焊墊12 。然而，對於此一貫施例而言，同樣也能以面朝上的方式 進行上述的對準工作’因此本發明可應用於晶片面朝上或 面朝下之組裝形態。 再來，如「第2 F圖」所示，利用例如一焊料射出或 印刷製程將焊料30由貫穿孔洞29注入基板1 〇與晶片20之間 ’使基板10與晶片20的I/O焊墊12， 22能藉由焊料30形成 電氣連通。 最後，如「第2 G圖」所示，再經由—重流製程以高 於焊料3 0熔點的溫度加熱焊料3 0 ’使焊料3 〇由固態變成液 態’最後在冷卻的過程中使焊料3 0因本身的内聚力而形成 一較佳連接基板1 0與晶片2 0的焊料凸塊3 2，至此即完成構 裝接合的製作。 此外’在此實施例中’如「第2 Η圖」所示，可形成 3 D構裝的結構。由於貫穿孔洞2 9係形成於晶片2 〇上，因此 ’重覆上述「第2Α〜2 G圖」的步驟，將晶片2〇依序堆 疊於基板10上，便可形成3D構裝。 以下再以傳統覆晶構裝製作例如為記憶體模組的流程

五、發明說明（ίο) 更能瞭解本發明之優 與產業架構與本發明構裝作一比較 如「第3圖」的方塊圖所示，傳統的覆晶構裝中，晶 圓由晶圓製作產業如台積電公司（TSMC )完成後（步驟 101) ’下一個需交給製作凸塊成盤的產業#Chipb〇nd公 司（步驟102 )，在這個階段内，需完成包含UBM、焊料沈 積及測試等的工作（11 2、1 2 2及1 3 2 )，接著才送至封裝 產業如ASE或OSE公司（步驟1〇3)，由封裝產.業完成包含 晶粒附著於基板（die attach )、填膠、封裝（ encapsulation )及測試（1 1 3、} 23、及！ )等工 作’最後形成一顆顆的晶粒封裝再送至模組裝配產業如 Kingston公司完成記憶體模組的製作（步驟1〇4 )，還得 ，經表面黏著（surface mount technology，SMT)及測 試（11及124 )才能完成。這期間，步驟1〇3中所用的基板 ，步驟104中所用之模組電路板’還必須由基板/印刷電路 J製作產業如C⑽Peq公司提供’而且每一個流程的都必須 ，皆段產品加以測g，因此，整個生產的週期相當長，製 裎相當複雜，產業的架構也無法發揮最佳的效 相對地’如「第4圖」所示，庙m丄 . L Afr . 應用本發明方法之步驟 叫程就間化許多，同樣在晶圓由晶圓 -^ ^ ^ 1 η ! ^ 阳圓製作產業如TSMC公司 疋成後（步驟1 0 1 ) ’只需交給—個 構裝/模組成型產掌（ 步驟105 )，經由UBM形成、同時進杆Λ 取主厓呆〈

<仃凸塊成型盥接合趸掇 挺電路板及測試（Π5、125及135 )莖 ' M 寻工作，伟用的摄相 黾路板也是由基板/印刷電路板製作漆 、’ 户屋業提供，便能完成

第13頁 炉432555 五、發明說明¢11) 記憶模组的製作。大大簡化製程，降低成本，省去了省去 耗時及花費高的凸塊成型、基板、填膠（underfi 11 )的 製程及產業。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

第14頁

Claims (1)

1. 六、申請專利範圍 1 、一種半導體構裝的方法，至少包括下列步驟： 提供一基板，其表面具有至少以一第一絕緣層形成 隔離的一第一I/O焊墊； 形成一貫穿該第一 I /0焊墊與該基板的孔洞； 提供一積體電路晶片，其表面具有至少以一第二絕 緣層形成隔離的一第二I/O焊墊； 對準該第二I/O焊墊至面對該第一 I/O焊墊的位置； 以及 由該孔洞注入焊料以形成連通該第一 I / 0焊墊與該 第二I / 0焊墊的一焊料凸塊，以接合該基板與該晶片 0 2 、如申請專利範圍第1項所述之半導體構裝的方法，更 包含研磨該晶片至一足夠薄厚度的步驟。 3 、如申請專利範圍第2項所述之半導體構裝的方法，其 中該研磨後的晶片厚度約為3 0仁m ~ 1 0 0 μ m。 4 、如申請專利範圍第1項所述之半導體構裝的方法，其 中該基板為一模組電路板。 5 、如申請專利範圍第1項所述之半導體構裝的方法，其 中該基板為一印刷電路板。 6 、如申請專利範圍第1項所述之半導體構裝的方法，更 包含以一雷射製程鑽出該貫穿的孔洞。 7、如申請專利範圍第1項所述之半導體構裝的方法，更 包含一微機電加工（MEMS bulk machining)製程幵》 成該貫穿的孔洞。

   第15頁 3 2 5 5 5 六、 申請專利範圍 8 如 中 請 專 利範圍第1 項所述之半導體構裝的方法 ，其 中 該 第 二 ί / 0焊塾係以面矩卩車方式排列於該晶片表面 9 如 中 請 專 利範圍第1 項所述之半導體構裝的方法 ，其 中 該 第 —· I /〇焊墊係形成沿該晶片表面周邊排列 1 0 、 如 中 請 專利範圍第 1項所述之半導體構裝的方 法， 其 中 該 第 二I/O焊墊上更包含形成有一 UBM層。 1 1 、 如 中 請 專利範ίί第 1項所述之半導體構裝的方 法， 更 包 含 以 一焊料射出 製程注入該焊料。 1 2 > 如 中 請 專利範圍第 1項所述之半導體構裝的方 法， 更 包 含 以 一印刷製程 注入該焊料。 1 3 •N 如 中 請 專利範圍第 1項所述之半導體構裝的方 法， 其 中 該 焊 料 >主入後更 包含以一重流製程形成該焊 料凸 塊 0 1 4 、 種 半 導體構裝的 方法，至少包括下列步驟： 提 供 —-« 積體電路晶 片，其表面具有至少以一第 一絕 緣 層 形 成 隔離的一第 — I/O焊墊； 形 成 · 貫穿該第一 I/O焊墊與該晶片的孔洞； 提 供 一 基板，其表 面具有至少以一第二絕緣層 形成 隔 離 的 一 第二I/O焊墊； 對 準 該 第一 I/O焊墊至對應該第二I/O烊墊的位 置； 以 及 由 該 孔 洞注入焊料 以形成連通該第一！/0焊墊與該 第 I /0焊墊的一焊料凸塊，以接合該基板與該晶片

   第16頁 r4 3 2 5 5 六、申請專利範圍 〇 1 5 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包含研磨該晶片至一足夠薄厚度的步驟。 1 6 、如申請專利範圍第1 5項所述之半導體構裝的方法 ，其中該研磨後的基板厚度約為30 a m〜100 // m。 1 7 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該基板為一模組電路板。 1 8 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該基板為一印刷電路板。 1 9 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包含以一雷射製程鑽出該貫穿的孔洞。 2 0 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包含一微機電加工（MEMS bulk machining)製 程形成該貫穿的孔洞。 2 1 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包括於該貫穿孔洞表面形成一阻障層。 2 2 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該第一 I /0焊墊係以面矩陣方式排列於該晶片 表面。 2 3 、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該第一 I / 0焊墊係形成沿該晶片表面周邊排列 0 2 4、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包含以一焊料射出製程注入該焊料。

   第17頁 32 5 5 5_ '、申請專利範圍 2 5、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包含以一印刷製程注入該焊料。 2 6、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該焊料注入後更包含以一重流製程形成該焊料 凸塊。 2 7、如申請專利範圍第1 4項所述之半導體構裝的方法 ，其中該晶片係以面朝上接合於該基板。 : 2 8、如申請專利範圍第1 4項所述之半導體構裝的方法 · ，其中該晶片係以面朝下接合於該基板。 2 9、如申請專利範圍第1 4項所述之半導體構裝的方法 ，更包括下列步驟： 提供另一積體電路晶片，其表面具有至少以一第三 絕緣層形成隔離的一第三I/0焊墊； 形成一貫穿該第三I / 0焊墊與該晶片的孔洞； 對準該第三I/O焊墊至對應該第一 I/O焊墊的位置； 以及 由該孔洞注入焊料以形成連通該第一 I /0焊墊與該 第三I / 0焊墊的一焊料凸塊，以接合該兩晶片。 3 0、一種半導體構裝結構，至少包括： —第一基板，其表面具有至少以一第一絕緣層形成 隔離的一第一 I/O焊墊，並形成有貫穿該第一 I/O焊墊 與該第一基板的孔洞； 一第二基板，其表面具有至少以一第二絕緣層形成 隔離的一第二I/O焊墊；以及

   第18頁 Γ'>4 325 5 5 六、申請專利範圍

   Mm 一焊料凸塊，填充於該孔洞及該孔洞處的該第一基 板與該第二基板間，以接合該第一基板與該第二基板 ’並使該第一 I/O焊墊與該第二I/O焊墊形成電氣連通 1 、如申請專利範圍第3 〇項所述之半導體構裝結構， 其中該第一基板為一印刷電路板’而該第二基板上則 形成有積體電路。 2、 如申請專利範圍第3 1項··所述之半導體構裝結構， 其中該第一基板為一模組電路板。 3、 如申請專利範圍第3 1項所述之半導體構裝結構， 其中該第二I / 0焊墊係以面矩陣方式排列於該第二基 板表面。 4、 如申請專利範圍第3 1項所述之半導體構裝結構， 其中該第二I/O焊堅係形成沿該第一基板表面周邊排 列。 5、 如申請專利範圍第3 1項所述之半導體構裝結構， 其中該第二I/O焊墊上更包含有一⑽祕層。 6、 如申請專利範圍第3 0項所述之半導體構裝結構， 其中該第一基板上形成有積體電路’而該第二基板則 為一印刷電路板。 7、 如申請專利範圍第3 6項所述之半導體構裝結構， 其中該第二基板為一模組電路板。 拉、如申請專利範圍第3 6項所述之半導體構裝結構， 其中該第一 I / 〇焊墊係以面矩陣方式排列於該第—基

   ’43255 5 六、申請專利範圍 板表面。 3 9、如申請專利範圍第3 6項所述之半導體構裝結構， 其中該第一 I / 0焊墊係形成沿該第一基板表面周邊排 列。 4 0、如申請專利範圍第3 6項所述之半導體構裝結構， 其中該貫穿孔洞表面更包含有一阻障層。 4 1 、如申請專利範圍第3 6項所述之半導體構裝結構， 其中該第一基板係以面朝上接合於該第二基板。 4 2、如申請專利範圍第3 6項所述之半導體構裝結構， 其中該第一基板係以面朝下接合於該第二基板。 4 3、如申請專利範圍第3 6項所述之半導體構裝結構， 更包括： 一第三基板，其上形成有積體電路，表面則具有至 少以一第三絕緣層形成隔離的一第三I / 0焊墊，並形 成有貫穿該第一I /0焊墊與該第一基板的孔洞；以及 一第二焊料凸塊，填充於該孔洞及該孔洞處的該第 一基板與該第三基板間，以接合該第一基板與該第三 基板，並使該第一 I/O焊墊與該第三I/O焊墊形成電氣 連通。

   第20頁