TW415101B - Fabrication method of high density high speed NAND-type mask ROMs - Google Patents
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415101 A7 B7 五 發明説明( ---« 發明镅滅: 本發月*、種製造半導體元件之方法有關,特别是製 造反及閘罩幕式唯讀記憶體(NAND-type mask ROMs) > 方法。 鳌明赀景: 唯讀记憶體(read-〇nly memories ; R〇Ms)爲非揮發性 且資料儲存不受電源中斷的影響,已廣泛地應用在電腦與 電子工業。近幾年來攜帶式電腦與電信市場的快速發展,、 已成爲積體電路技術與設計的主要驅動力,例如筆記型電 腦、行動f話、攜帶式雷射唱盤等等產業皆對高密度與高 速度的唯讀尤憶體有大量需求’上述系統用唯讀記憶趙來 儲存水久性的程式,以取代傳统可大量儲存的。 經濟部中央標準局員工消費合作杜印製 (請先閑讀背面之注意事項再填寫本頁} -訂 非揮發性記憶體的特性使得罩幕式唯讀記憶體易於 大量生產’但無法重複寫入資料,一般來説罩幕式唯讀記 憶體由儲存編碼資料的記憶胞(cell)與記憶胞周圍的控制 元件所组成。每一個記憶胞儲存一位元的資料,每個記憶 胞即爲-個η通道電晶體。有兩種形式的記憶體陣列:反 或閉(nor type)記憶體、反及閘(Nand 記憶體,其 中f或閉記憶體是由-組並聯到位元線Hnes)的金氧 半場效電晶體(MOS)所組成,具有高運作速度的優點,但 其缺點爲積集度低,原因是每一個記憶胞都必須與位元線 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐} 415101 A7 B7 五、發明説明() 形成接觸,而佔用了大面積。反及閘記憶體的結構則是由 串聯的電晶體所組成,且每組串聯的電晶體與位元線間只 需一個接點,如此一來因爲不必每一記憶胞都浪費大面積 來形成接觸,所以面積可以縮小,且積集度得以提昇·» 一般來説罩幕式唯讀記憶體包含有不同起始電壓 (threshold voltage)的MOS電晶體,作爲儲存不同資料之 用。典型的記憶胞是設計在相同的起始電壓下運作的 MOS電晶體,其電路通常爲導通(on)狀態,而邏輯狀態 設定爲’’ 1 ’’。某些MOS電晶體則提昇其起始電壓,以設定 其電路狀態爲關閉(OFF),邏輯狀態爲’,〇”。爲符合儲存電 路之設計要求,在製造常態關閉(n〇rmally,,OFF,’ >的MOS 電晶體時’以植入高劑量的離子至通道區域(channel region)的方式提昇其起始電壓,如此_來就可將邏輯μ,’ 改寫爲邏輯的狀態。此離子植入區域則稱爲編碼區 (coding regions) °其他程式化(programming)的方法還有 增加閘氧化層(gate oxide)厚度、選擇性形成接觸窗 (selective through-hole opening)、或是以空泛型 (depletion )電晶體取代增強型(enhancement )電晶體。 經濟部中央標隼局負工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) >l· ·"
在標題爲 ’’MASK ROM FOR STORING PLURAL-BIT DATA” 的美國專利中(u.S.patent No.5,406,5 1 1 ) » K. Nogami介紹了反或閘、反及閘罩幕式唯讀記憶體佈局之 俯視圏。在標題爲”METHOD FOR FABRICATING LARGE CAPACITY NAND TYPE ROM WITH SHORT MEMORY 張 紙 本 N C|準 -家 國 國 I中 用 適 祕 415101 A7 B7 五、發明説明() CELL GATE LENGTH” 的美國專利中(u.S.patent No.5,61 0,092),K. Tasaka介紹了傳統的罩幕式唯讀記憶 體製造過程的剖面圖,但是如C.C,Hsue,et al.等人所描 述的(參見 U.S. patent No.5,668,03 1 entitled “METHOD FOR FABRICATING HIGH DENSITY FALT CELL MASK ROM”)罩幕式唯讀記憶體晶圓上的電晶體在製程中會遭 遇到數次的高溫製程,由於某些區域(如位元線)雜質離 子的擴散,造成相鄰位元線的間距變窄,將導致記憶胞間 的穿透效應(cell punch-through )。由於記憶元件的技術 與需求都傾向於提高晶圓積集度’所以減少記憶胞的面 積、縮減源極與汲極的間距或相鄰位元線的間距是必須 的,雜質區域的穿透效應也因此愈形嚴重。 (請先閱讀背面之注意事項再填寫本頁) •丨”
It 經濟部中央標準局員工消費合作社印製 4 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 415101 - A 7 __B7 五、發明説明() 普明目的及:te at : 本發明提供了一種製造高密度高速之反及閘罩幕式 唯讀記憶體(NAND-type mask ROMs)的方法,本方法使用 抗反射層以增進曝光時圖案轉移的正確性,在位元線的區 域使用多晶石夕化金屬(polycide)以降低電阻値,而且本 發明利用熱擴散之方法將摻質驅入矽基板以形成極淺接 面(u丨tra- shallow junction)之源極與没極,如此降低了相 鄰位元線間的穿透效應。 首先,閘極氧化層、摻雜的多晶矽層以及氮化矽層依 序沈積在半導體基板上,經由標準的微影製程及非等向性 蝕刻可將閘極定義出來,然後植入離子以調整預設編碼區 之起始電壓。在沈積一梦廣後將n +離子植入該珍屠。接 著在其上形成一導電層作爲位元線區域。實施高溫退火製 程以駆使n +離子進入矽基板而形成極淺接面之源極與没 極。在此同時,多晶梦化金屬也形成在位元線區域中,至 此記憶體製程即告完成。 1式筋單説明: 經濟部中央標準局負工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明的較佳實施例將於往後之説明文字中輔以下 列圖形做更詳細的闡述: 第一圖爲本發明中沈積閘氧化層、多晶矽層在基板上 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 415101 A7 B7 五、發明説明() 之半導體晶圓截面圖; 第二圖爲本發明中沈積氮化矽層於基板上之半導體 晶闽截面圖; 第三圖爲本發明中用微影蝕刻製程製作閘極與字元 線之半導體晶圓截面圖; 第四圖爲本發明中形成氮化物間隙壁(spacer )在字 元線側壁之半導體晶圓截面圖; 第五圖爲本發明中使用離子植入法以形成編碼區之 半導體晶圓截面圖; 第六圖爲本發明中形成一 <6夕層於基板上並實施離子 植入之半導體晶圈截面圖; 第七囷爲本發明中形成一導電層之半導體晶圓截面 圖; 第八圖爲本發明中高溫退火過程以形成極淺接面之 半導體晶圓截面囷;及 第九圖爲本發明中高密度反及閘軍幕式唯讀記憶H 之半導體晶圓俯視囷。 (請先閱讀背面之注意事項再填寫本頁j 訂 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家揉準(CNS ) A4規格(2丨0X297公釐) 415101 Α7 ____Β7 五、發明説明() 磬明掸IB説明i 本發明所要提出的是一種製造高密、高速度之反及閘 罩幕式唯讀記憶體的新方法,本方法包含了許多製程上的 習知技術,例如:微影製程、蝕刻製程以及化學氣相沈積 法等,將不在此詳細討論。此外,本發明使用氮化矽抗反 射層以增加曝光製程中光阻圖案轉移的正確性,位元線則 採用多晶矽化金屬製作以降低電阻値,而且本發明使用熱 擴散之方法將掺質驅入矽基板以形成極淺接面(ultrashallow j unction)之源極 輿汲極 ,囡 此降低 了相鄰 位元線 間的穿透效應,本發明整個製作過程描述如下: 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 參閲第一圖,一晶向爲<100>之單晶矽作爲基板2, 其中隔離區域並不標示出來,本圖例中採用場氧化區域來 代表隔離區。典型的記憶體元件包含記憶胞區(cell area )與由η通道電晶體所组成之週邊元件區,記憶胞區 則由記憶胞電晶體組成’因此本發明的第一步便是在基板 2上製作電晶體。一薄氧化層4形成於基板2之上作爲閘 氧化層,此薄氧化層4可以使用熱氧化法製作,溫度約爲 攝氏800至1100度’也可以使用其他已知的氧化物及製 程來形成。以本較佳實施例而言,此閘氧化層4的厚度约 爲15至200埃。接著’多晶砂屠6以化學氣相沈積法形 成於閘氧化層4之上,再以η+離子對此多晶矽層6進行 重摻雜,以降低電組値。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 415101 經濟部中央標準局員工消費合作社印装 Λ7 Β7 五、發明説明() 如第一圖所示’一作爲抗反射層之氮化矽層8形成於 多晶矽層6之上,以利後續之微影製程,此氮化矽層8 可用任何適當的製程方法來形成,例如低壓化學氣相沈積 法(LPCVD )、電漿增強式化學氣相沈積法(pEcvD )、 電子迴旋共振化學氣相沈積法(electr〇n cycl〇tr〇n resonance CVD,ECRCVD )等。此氮化矽層8的厚度約爲 300至1000埃,形成溫度约爲攝氏3〇〇至8〇〇度的範圍。 以一較佳實施例而言,反應氣體可爲SiH4、ΝΗ3、ν2、 Ν20或SiH2Cl2、ΝΗ3、Ν2、Ν2〇。關於抗反射層的應用, 叮參考文獻 T.P. Ong,et al.,” CVD SiNx Anti-Reflective Coating for Sub-0.5 a m Lithography Symposium on VLSI TECH. Dig·,p· 73,1995 中所介紹。 參閲第三圖,以光阻塗怖、曝光、顯影等標準的微 影製程形成光阻10於氮化矽層8之上,作爲蝕刻單幕, 接著以非等向性蝕刻法定義出基板2上的閘電極。其中氮 化矽層8是用來改善光阻曝光時圖索轉移的正確性。對氮 化矽層8的蝕刻採用反應性離子蝕刻法(RIE),以含氟化 物的電漿氣體如CF4/02、CF2/H2、CHF3或NF3爲蝕刻電 漿源。另外對多晶矽層6進行乾蝕刻時使用的電漿源爲 Cl2、BC13、HBr、SH6或SiCl4。製作完成的閘極電極將 作爲字元線β 參閲第四圖,使用傳統的方法將光阻10去除,然後 本紙乐尺度適用中國國家標率(CNS ) Α4規格(210Χ29νΜ > I--·------^-- (誚先閱请背面之注意事項再填寫本頁) 訂 415101 經濟部中央標準局員工消費合作社印製 A7 五、發明説明( 之:化物於氮化々夕屠8,多晶發屠6與閉氣化廣4 fr π / «用非等向性蝕刻法回蝕此氮化物,僅保留部份於 氡化矽層8與# θ功a * 多叫夕層6之側壁上,以形成間隙壁12, i此同時,閘氣仆爲Λ , 沾如八 增4也被蝕刻,故基板2介於兩閘極間 的部份將會曝露出來》 第五圖’―光阻層形成於基板2之上,並利用微 將編碼區定義出來,如圖五所示,利用光阻層14 道部份癍ί離子M入時的罩幕’❼無光阻層14覆蓋的通 ° K重劑量的離子植入後成爲編碼區16。其中植 懕‘s ^電法與通道的型態相反’以增加電晶體的起始電 成通爲道爲/型:而植入的離子爲…編碼後的記 量分别覓S水Η陡的邏輯”〇”狀態。離子植入的劑量與能 重分别爲5xl〇i]至5xlftl5 另外Xl0離子/平方公分、8〇至3〇〇“\^ 另外圖五中箭頭方向即爲離子植入的方向9 如第六圖所示’將光阻層14除去後,以 相沈積法形成一未經摻雜的 壁12血甚极ο, L " 18於氮化矽層8、間隙 多晶珍,,尤積二、二未經摻雜的㈣18可爲非晶妙或 A積時的溫度分别爲攝氏4〇〇 5…5…此外,也可以採用其 :::或是 或氧化珍製作介"18β接著,依 ::如氮化發 對…U進行高劑量的第二次離…,二旨:方向 的疋’植入雜質的電性與通道的電性相同,以、:五不同 電晶體爲例’摻雜的雜質的可用磷 =金氧半 τ雖子,離子植 (請先閱讀背面之注意事項再填寫本頁 装_ -----訂 本紙張纽ϋ财 S @1 CNS ) A4i^i~[17〇x297^ 415101 經濟部中央標準扃I工消費合作社印裂 A7 B7 五、發明説明() 入的劑量與能量分别爲5xl〇14至5xl〇16離子/平方公分、 1〇 至 150keV〇 如第七圖所示,一位元線區域(bit Hne regi〇ns〉 依下述兩個步驟形成於矽層18之上。首先沈積一導電層 於矽層18之上,較佳的導電層的材質爲銦、鎢、銅、鉑、 鎳等金屬,其他金屬矽化物如二硫化鎢(WS2)也是適當 的選擇^此導電層經微影製程與非等向性蝕刻之後成爲位 凡線區域2 0。 最後參閲第八圖’進行一溫度約爲攝氏800度至1100 度之高溫退火製程,原處於$夕層1 8之掺質經此製程後會 擴散至基板2,而形成位於兩相鄰閘極間之極淺接面源極 與汲極’同時一多晶矽化金屬也形成於矽層1 8與位元線 區域20之間’使得位元線區域20的電阻降低,元件的操 作速度因此提昇。另外極淺接面之源極與沒極也使得後續 高溫製程帶來的穿透效應得以避免。 第九圖表示本發明中高密度高速度反及閘軍幕式唯 讀記憶體之俯視囷’區域24表示由閘極電極6與閉氧化 層4所構築的字元線區域,區域26表示位元線圖索,也 就是如述圖形中標示爲20的區域,AA’截面則顯示於前 述本説明書中的第一圖至第八圏,以作爲本發明各階段製 程説明之輔助參考。 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X29?公f ) ^^^^1 I. 一 _r - 芍-一° (請先閱讀背面之注意事項再填寫本頁) 415101 A7 B7 五、發明説明() 一·^ 本發明提供-種製造具有高密度高速度特性之反及 閘二唯讀記憶體的新方法’使用氮化發作爲抗反射屠 以增加製作閘極時光罩圉形轉移的 J此罐性,如此可増加元 件的積集度而達到高封裝密度。摻質 與經同溫退火製程後由 矽層18擴散至基板2中,而形成仓认 7吨仅於兩相鄰閘極間的極 淺接面之源極與没極,此極淺接面之源極與现極可以減輕 後績高溫製程所造成的相鄰開極間之穿透現象。在擴散的 同時,一多晶石夕化金屬也形成於石夕層18與位元線區域Μ 之間,使得位元線區域20的電阻降低,元件的操作速度 因此提昇。根據本發明之方法可製作出具有高密度高速^ 特性但不會產生穿透現象的反及閘罩幕式唯讀記憶體。 以上所述僅爲本發明之較佳實施例而已,並非用以限 定本發明之申請專利範圍;凡其它未脱離本發明所揭示之 精神下所完成之等效改變或修飾,均應包含在下逑之中請 專利範園内。 (請先閱讀面之注意事項再填寫本頁) 装 -訂 經濟部中央標準局員工消費合作社印製 11 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨OX297公釐)
Claims (1)
- 括:種製造罩幕式唯讀記憶體的…該方法至” 形成一字;T:線結構於半導體基板之上: 形成一介電層於該半導體基板之上; 植入第一導電型離子於該介電層中; 形成一導電層於該介電層上;並 :施-高溫退火製程,以驅使該第一導電型 孩丰導體基板中,形成源極與沒極區域。 進入 如申請專利範圍第】項之方法,其中更包含下列 以形成上述字元線結構: 形成一閘極氧化層於上述半導體基板之上; 形成一多晶矽層於該閘氧化層之上; 形成一氮化矽層於該多晶矽層之上; 圖案化該氮化矽層與該多晶矽層,以定義字元線區 域;並 形成間隙壁於上述囷案化之字元線區域上,同時除去 該問氧化層位於相鄰字元線區域間,該間隙壁之外的部 份0 I 装----1---1T (請先閱讀背面之注意事項再填寫本J·〕 經濟郜中央標车局員工消費合作社印裝 摻 由 層 矽 晶 多 之 述 上 , 法 方 之 項 2 第。 固成 範形 利所 專矽 請晶 申多 如的 雜 由 堃 隙 間 之 述 上 中 其 法 方 之 項 2 第 園 範 利 專 請 中 如 2 本紙張尺度逍用中國國家標準(CNS > A4規格(210X297公釐) 415101 A8 B8 C8 Dfi 申請專利範圍 氮化矽所形成β {請先閲讀背面之注^Κ項再填寫本頁) 5’、如申請專利範圍帛4項之方法,更包含下列步場 以形成上迷氮化發間隙壁: 沈積一氮化矽薄膜於上述半導體基板之上;並 非等向性蝕刻該氮化矽薄膜。 如申請專利範園第丨項之方法,其中更包含下列步螺 以形成編瑪區於上述半導體基板之上: =成一圈案化之光阻於上述半導體基板上以定義該 編碼區之位置,該光阻暴露出該編碼區之位置,而覆蓋於 其他區域之上;並 植入第二導電型離子於上述半導體基板上的該編碼 區中。 7.如申請專利範園第6項之方法,其中上述之第二導電 型離子爲p型離子。 8·如申請專利範園第7項之方法,其中上述之p型離子 植入的劑量與能量分别爲5 x丨〇 1 1至丨X丨〇 I 5離子/平方公 分、80 至 300keV 。 經濟部中央橾準局員工消費合作社印裝 第 圍 範 利 專 Ο 請子 申離 如领 爲 9 子 離 型 P 之 述 上 中 其 法 方 之 項 3 本紙張尺度適用中國國家橾準(CNS ) Α4规格(210Χ297公釐) 415101 A8 Β8 C8 D8 經濟部t央榡準局員工消費合作社印裂 、申請專利範圍 10. 如申請專利範圍第7項之方法,其中上述之p型離子 爲二氟化硼。 11. 如申請專利範圍第1項之方法,其t上述之介電層爲 非晶矽層。 12. 如申請專利範圍第1項之方法,其中上述之介電層爲 多晶矽層。 13. 如申請專利範圍第1項之方法,上述第一導電型離子 爲η型離子。 14. 如申請專利範圍第13項之方法,其中上述之η型離 子植入的劑量以及能量分别5 X 1 0 14至5 X 1 016離子/平方 公分、10 至 150keV 。 15. 如申請專利範圍第13項之方法,其中上述之n型離 子爲磷離子。 16. 如申請專利範圍第13項之方法,其中上述之η型離 子爲砷離子® 17. 如申請專利範圍第13項之方法,其中上述之η型離 子爲銻離子。 14 本紙張尺度逋用中國國家揉準(CNS ) A4規格(210X297公釐) 裝 訂 Ir、 (請先閱讀背面之注意事項再填寫本頁) 4151^1 n D8 _______—-------- 六、申請專利範圍 18. 如申請專利範圍第1項之方法,其中上述之導電看爲 金屬層° (請先閲讀背面之注意事項再填寫本頁) 19. 如申請專利範圍第18項之方法,其中上述之金屬屠 材質選自由鈦、鎢、銅、鉑、鎳等金屬所組成的族群。 20. 如申請專利範圍第1項之方法,其中上述之導電層爲 多晶矽化金屬層。 21. 如申請專利範圍第1項之方法,其中上述高溫退火製 程之溫度約爲攝氏800度至1 1〇〇度。 22. 一種製造軍幕式唯讀記憶體的方法,該方法至少包 括: 形成一字元線結構於半導體基板之上; 形成一矽層於該半導體基板之上; 植入第一導電型離子於該石夕層中; 形成一導電層於該矽層;並 實施一咼溫退火製程’以驅使該第一導電型離子進入 該半導體基板中,形成源極與汲極區域。 經濟部中央標準局員工消f合作杜印袋 含 包 更 中 其 法 方 之 項: 2構 2結 第線 团元 範字 利述 專上 請成 申形 如以 騍 步 列 上 之 板·’ 基上 體之 導層 半化 述氧 上閘 於該 層於 化層 氧矽 極晶 閘多 1 一 成成 形形 5 本紙張尺度適用中國國家梂準(CNS ) A4現格(210X297公釐) 經濟部中央標率局員工消費合作社印策 415101 ab B8 C8 D8 六、申請專利範圍 形成一氮化矽層於該多晶矽層之上; 圖案化該氮化矽層與該多晶矽層,以定義字元線區 域;並 形成間隙壁於上述圖案化之字元線區域上,同時除去 該閘氧化層位於相鄰字元線區域間,該間隙堃之外的部 份。 24. 如申請專利範圍第23項之方法,上述之多晶矽層由 摻雜的多晶矽所形成。 25. 如申請專利範圍第23項之方法,其中上述之間隙壁 由氮化矽所形成。 26. 如申請專利範園第25項之方法,其中更包含下列步 驟以形成上述氮化矽間隙壁: 沈積一氮化矽薄膜於上述半導體基板之上;並 非等向性蝕刻該氮化矽薄膜。 27. 如申請專利範圍第22項之方法,其中更包含下列步 驟以形成編碼區於上述半導體基板之上: 形成一圖案化之光阻於上述半導體基板上以定義該 編碼區之位置,該光阻暴露出該編碼區之位置,而覆蓋於 其他區域之上;並 植入第二導電型離子於上述半導體基板上的該編碼 區中。 本紙張尺度逍用中國國家揉皁(CNS ) A4规格(210 X 297公釐) (請先閣讀背面之注意事項再填寫本頁) 裝' _訂 415101 8 8 8 8 ABCD 經濟部中央標隼局員工消費合作社印製 六、申請專利範圍 28. 如申請專利範園第27項之方法,其中上述之第二導 電型離子爲P型離子。 29. 如申請專利範圍第28項之方法,其中上述之p型離 子植入的劑量與能量分别爲5xlOu至ΙχΙΟ15離子/平方 公分、80 至 300keV 。 30. 如申請專利範圍第28項之方法,其中上述之p型離 子爲爛離子。 31. 如申請專利範圍第28項之方法,其中上述之p型離 子爲二氟化硼。 32. 如申請專利範圍第22項之方法,其中上述之矽層爲 非晶矽。 33. 如申請專利範圍第22項之方法,其t上述之矽層爲 多晶梦。 34. 如申請專利範圍第22項之方法,上述第一導電型離 子爲η型離子。 35. 如申請專利範圍第34項之方法,其中上述之η型離 子植入的劑量以及能量分别5 X 1 0 Μ至5 X 1 0 1 6離子/平方 17 本紙張尺度適用中國囷家榇準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁〕 415101 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 公分、10 至 150keV 。 36. 如申請專利範圍第34項之方法,其中上述之n型離 子爲磷離子。 37. 如申請專利範圍第34項之方法,其中上述之η型離 子爲坤離子。 38. 如申請專利範圍第34項之方法,其中上述之η型離 子爲銻離子。 39. 如申請專利範圍第22項之方法,其中上述之導電層 爲金屬層。 40. 如申請專利範圍第39項之方法,其中上述之金屬層 材質選自由致、镇、銅、始、鎳等金屬所組成的族群。 41. 如申請專利範圍第22項之方法,其中上述之導電層 爲多晶矽化金屬層。 42. 如申請專利範圍第22項之方法,其中上述高溫退火 製程之溫度約爲攝氏800度至1 100度》 43. 一種製造罩幕式唯讀記憶體的方法,該方法至少包 含: (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 18 本紙張尺度適用中國國家梯準(CNS ) Α4規格(210Χ297公嫠) 415101 一一. A 8 B8 C8 -------D8 六、申請專利範固 ' ^ 形成一字元線結構於半導體基板之上; 形成—圖f化之光㈣該半導體基板上以定義該編 碼區,該光阻暴露出該編碼區,而覆蓋於其他區域之上; 且 植入第-導電型離子於上述半導體基板上 區中。 形成一矽層於該半導體基板之上; 植入第二導電型離子於該矽層中; 形成一導電看於該梦屠;並 實施一高溫退火製程,以驅使該第二導電型離子 該半導體基板中,以形成源極與汲極區域。 44. 如申請專利範圍第43項之方法,其中更包含下 骤以形成上述字元線結構: 形成一閘極氧化層於上述半導體基板之上; 形成一多晶矽層於該閘氧化層之上; 形成一氮化矽層於該多晶矽層之上; 闺案化該氮化矽層與該多晶矽層,以定義字元線 域;並 '區 形成間隙壁於上述圖案化之字元線區域上,同時除去 經濟部中央榡窣局貝工消費合作社印袋 (請先閾讀背面之注意事項再填寫本頁} 該閘氧化層位於相鄰字元線區域間,該間隙壁之外的 份。 邵 45. 如申請專利範圍第44項之方法,上述之多晶石夕屬由 掺雜的多晶矽所形成。 19 本紙張尺度適用t國國家標準(CNS ) A4规格(210X297公釐) 415101 A8 B8 C8申请專利範圍 46·如申請專利範圍第44項之方法,其中上述之間陳壁 由氮化矽所形成。 n 丨 M i 、T (請先閱讀背面之注$項再填寫本頁) 47·如申請專利範圍第46項之方法,其中更包含下列步 裸以形成上述氮化矽間隙壁: 沈積—氮化矽薄膜於上述半導體基板之上;並 非等向性蝕刻該氮化矽薄膜。 48·如申請專利範圍第43項之方法,其中上述之第—導 電型離子爲P型離子。 49·如申請專利範園第48項之方法’其中上述之p型離 子植入的劑量與能量分别爲5X1011至lxi〇15離子/平方 公分、80 至 300keV 。 5〇·如申請專利範圍第48項之方法,其中上述之p型離 子爲硼離子。 51 ‘ 如申請專利範圍第48項之方法,其中上述之p型離 子爲二氟化硼 經濟部中央榡準局員工消貪合作社印製 52. 如申請專利範圍第43項之方法,其中上述之矽屠爲 非晶梦·。 20 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 415101 AS B8 C8 D8六、申請專利範圍 53. 如申請專利範圍第43項之方法,其中上述之矽層爲 多晶矽。 54. 如申請專利範圍第43項之方法,上述第二導電型離 子爲ϋ型離子。 55. 如申請專利範圍第54項之方法,其中上述之η型離 子植入的劑量與能量分别5 X 1 0 1 4至5 X 1 0 1 6離子/平方公 分、10 至 150keV 。 56. 如申請專利範圍第54項之方法,其中上述之η型離 子爲磷離子。 57. 如申請專利範圍第54項之方法,其中上述之η型離 子爲砷離子。 58. 如申請專利範圍第54項之方法,其中上述之η型離 子爲銻離子。 59. 如申請專利範圍第43項之方法,其中上述之導電層 爲金屬層。 60. 如申請專利範圍第59項之方法,其中上述之金屬層 材質選自由欽、僞、銅、始、鎳等金屬所.組成的族群。 .^1 —^ϋ 1-- nk II —ί -- 士义.^1^1 1^11 I— ^^1 ^^1 ^—ϋ • 、τ (請先閱讀背面之注意事項再填寫本頁) 21 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 415101 A8 BS C8 D8 六、申請專利範圍 61. 如申請專利範圍第43項之方法,其中上述之導電層 爲多晶石夕化金屬層。 62. 如申請專利範圍第43項之方法,其中上述高溫退火 製程之溫度約爲攝氏800度至1 100度。 —I— ml ^^^1 - -I !! . - - - m --1 ^^1 HL 1~y I 03 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梯準局員工消費合作社印裝 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87112383A TW415101B (en) | 1998-07-28 | 1998-07-28 | Fabrication method of high density high speed NAND-type mask ROMs |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87112383A TW415101B (en) | 1998-07-28 | 1998-07-28 | Fabrication method of high density high speed NAND-type mask ROMs |
Publications (1)
Publication Number | Publication Date |
---|---|
TW415101B true TW415101B (en) | 2000-12-11 |
Family
ID=21630834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW87112383A TW415101B (en) | 1998-07-28 | 1998-07-28 | Fabrication method of high density high speed NAND-type mask ROMs |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW415101B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI501355B (zh) * | 2013-03-05 | 2015-09-21 | Nat Univ Chung Cheng | Hierarchical array with dynamic section protection source code NOR type read - only memory |
-
1998
- 1998-07-28 TW TW87112383A patent/TW415101B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI501355B (zh) * | 2013-03-05 | 2015-09-21 | Nat Univ Chung Cheng | Hierarchical array with dynamic section protection source code NOR type read - only memory |
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GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |