TW415064B - Planarization of damascene interconnects - Google Patents
Planarization of damascene interconnects Download PDFInfo
- Publication number
- TW415064B TW415064B TW87109728A TW87109728A TW415064B TW 415064 B TW415064 B TW 415064B TW 87109728 A TW87109728 A TW 87109728A TW 87109728 A TW87109728 A TW 87109728A TW 415064 B TW415064 B TW 415064B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- item
- scope
- conductive layer
- patent application
- Prior art date
Links
Description
經滴部中央掠準局員工消费合作社印裂 415064 — Α7 _ Β7_一 _ •^、發明説明(1 ) 本發明是有關於鑲嵌式内連線結構(damascene interconnect structure)的製程技術且特別是有關於一種镶’ 嵌式内連線的平坦化方法。 隨著積體電路日趨精密與複雜化,為了能夠在有限的 晶片表面上製作足夠的金屬内連線,目前大多採用多層内 連線(multi-level interconnects)的立體架構方式,以完成各 個元件的連接’並以内金屬介電層(IMd : Inter_Metal Dielectrics)來作為隔離各金屬内等線之介電材料;而至於 上下層内連線之間,則透過接觸窗(c〇ntact)或介層窗(via) 之金屬插塞來作電性連接》 在傳統内連線的製程中,由於接觸窗構造與導線圖案 係分別製作而成,因此需要個別的沈積與定義圖案程序, 使得整個製程步驟極其繁複,在當前電路設計日益複雜化 的趨勢下,將增加製作都時間與成本,不利於生產線上的 應用。 為克服上述困難,目前另發展出一種鑲嵌式内連線結 構(damascene interconnect structure),係在基底的介電層上 ,先行製作出具有介層窗與内連線圊案之凹槽,然後再以 一導電層填滿介層窗和内連線圖案凹槽,同時製作出接觸 插塞與内_線結構,達到簡化製程步驟的效果。為了進一 步說明,以下將配合第1Α圖至第抒圖之剖面示意圖,說 明習知鑲嵌式内連線結構的製作方法。 一睛參照第圖,首先提供一矽基底1〇〇,其上形成有 半導體7C件如電晶體或電容等(未顯示),接著再依習知的 (請先閲讀背面之注意事項再填寫本頁) ------1T------ 1. I- I I I · 415064 A7 B7 :經濟部中央標準局負工消費合作社印製 五、發明説明(2 ) 半導體製程形成一内介電層(ILd : lnte卜Layer Dielectrics) 11〇·,用以隔離半導體元件,其次形成一下層金屬内.連線 120 ’例如一紹金屬層。 接著’在内介電層110與下層金屬内連線12〇的表面 上,依序覆蓋絕緣層130、氮化梦層140、及絕緣層15〇 。其中,氮化梦層140是作為银刻終止層,其與絕緣層i 3 〇 、150合為層間介電層,如多重内連線之内金屬介電層 (IMD)135,一般層間介電層係採用低介電係數之氧化物質 〇 接下來參照第1B圖,以微影成像與敍刻程序,在絕緣 層150上定義出内連線凹槽160 ,以露出欲形成内連線構 造的區域。之後,施行另一次微影成像與蝕刻程序,逐一 蝕刻氮化矽層140與絕緣層13〇至露出下層金屬内連線12〇 為止’以便在内連線凹槽160的下方形成介層窗17〇,如 第1C圖所示。 ^ . 之後’睛參照第1D圖’先在基底上沈積一擴散阻障 層(barrier layer) 175,例如Ti/TiN阻障層。然後再以電鍍 或沈積的程序,形成—導電金屬層180,填滿介層窗17〇 和内連線凹槽160,並且延伸覆蓋在絕緣層15〇的表面上 ’其中導電金屬層180的材質’可以是鋼、金、鋁、銀等 金屬材料 之後,再以回蝕刻或化學機械研磨(CMp)將絕 緣層150上方的阻障層175和導電金屬層18〇去除,即可 得到一鑲嵌式内連線結構。 在上述鑲嵌式内連線結構的製程中,由於已先在介 I:、紙張尺度適用巾國國家標準.(CNS) Α4·_ (2!0><297公楚 (請先閲讀背面之注意事項再填寫本頁)
415064 經滴部中夾椋準局員工消費合作社印裝 A7 B7 五、發明説明(3 ) 層中形成0連線凹槽與介層洞,因此後續的金屬内連線與 接觸插塞便可以同時:形成其中,不僅.具有簡化製程步驟的 效果’也可改善傳統令因金屬導線與接觸插塞材質不同所 導致黏著性不佳的問題;尤其是使用銅金屬的鑲嵌式内連 線’不僅可達到内連線的縮小化並且可減少RC時間延遲 ,因此已成為現今多重内連線主要的發展趨勢。 為了使導電金屬能完全填入僅有次微米大小的溝槽及 介層窗,目前所發展出的有機金屬化學氣相沈積法(M〇_ CVD)及電艘沈積法(eiectr〇piaiing deposition),已可達到極 佳的階梯覆蓋效果。然而,欲將此一製程作廣泛的應用之 前’仍有部份問題亟待謀求改善之策。以下請繼續參照第 1E圖與第1F圖之說明。 第1E圖所示’為第1D圖之導電金屬18〇進行化學機 械研磨時的剖面圖。在研磨進行時,由於晶圓上圖案的密 ’度不同’:因此每個區域的研磨速率也不盡相同,例如在空 曠區(open area)上的金屬層i80a,由於研磨迷度較慢,經 常在其他區域以研磨完畢之後仍有金屬殘留,因此經常需 要利用過度研磨(over polishing)加以去除,但如此一來, 又會使圖案區域的導電層18〇b形成如第1F圖所示的碟狀 凹陷(dishing) ’造成金屬導線的阻值上昇,同時絕緣層 也會因而磨損’影響到多重内連線的品質。此外,由於每 種產品的内連線圖案不同,將使得金屬殘留—凹陷的情形顯 得更加嚴重且不易控制。 有鑑於此,本發明的主要目的就是提供一種鑲嵌式内 (請先閲讀背面之注意事項再填寫本頁)
5
經濟部中央標準局只工消f合作社印^ 415064 A7 __I____B7 五、發明说明(4 ) 連線的平坦化方法’以解決習知方法中導電層研磨不均的 課題’同時避免過度研磨所引發的種種缺陷》 根據上述目的,本發明提供一種鑲嵌式内連線的平坦 化方法,係利用反相(reverse t〇ne)圖案的微影手續,再將 去除空曠區上凸起的導電層去除,以利於後序CMP的進行 。該方法包括下列步驟:(a)提供一覆蓋有介電層之半導體 基底’其中此介電層經過定義後具有一鑲嵌式内連線溝槽 ;(b)形成一導電層於此介電層上,並填滿上述鑲诞式内連 線溝#; (c)形成一罩幕層於導電層上,而此罩幕層具有至 少一開口露出導電層之凸起部位(rajsed p0rj;i〇ns);(句經由 罩幕層之開口去除部份導電層;(e)去除罩幕層;以及⑺以 化學機械研磨法對殘餘之導電層進行平坦化,得到一高度 平坦之鑲嵌式内連導線。 上述.中,鑲嵌式内連線溝槽通常包括一内連線凹槽以 及位於此凹槽下方之介層窗,用以露出下層内連線;面在 步驟(b)沈積導電層之前,通常會先沈積一阻障層於基底既 有之輪廓上。 根據本發明之方法,其中步驟(c)罩幕層之開口通常是 對應於基底上的空曠區(〇peri area),但亦可對應於内連線 以外之任意區域’以將非必要的導電材料先行去除。此罩 幕層通常是以微影製程所使用之光阻,直接曝光、顯影而 成’但使用如氮化矽材質的硬式罩幕亦可達到相同的效果 〇 上述中’導電層的材質可以是鋼、鋁、金'銀、或含 6 本紙張尺度適用中國國家標準(CNS)八4規格(2f0x297公釐) (請先閲讀背面之注i項再填寫本頁)
用以說明本發明第二實 120〜下層金屬内連線 150~絕_層·;. 135〜内-金 415064 A7 -------------------- B7 五、發明説明(5 ) 有上述金屬之合金。而步驟⑷導電層的去除則以利用雜 光法(electropolishing)所施行者較佳。 -/ 4讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明 第1A〜1F圖為一系列剖面圖,用以說明習知製作鑲嵌 式内連線的流程》 第2A〜2G圖為一系列剖面圖,用以說明本發明第一實 施例製作鑲嵌式内連線的流程^ 第3A〜3C圖為一系列剖面圖 施例製作鑲嵌式内連線的流程。 符號說明 100〜基底;110〜内介電層 ;130〜絕緣層;140〜氣^化劈層; 屬介電層;160〜内連線凹槽;17〇〜介層窗;175〜擴散阻 障層;180〜導電金屬層;200~基底;210〜内介電層 220〜下層金屬内連線;no〜絕緣層;mo〜氮化石夕層 250〜絕緣-層;235〜内金屬介電層;260〜内連線凹槽 苓0〜介層窗;275〜擴散阻障層;28〇〜導電金屬層 290〜光阻罩幕;300〜導電金屬層;310~光阻罩幕。 第一實施例 本發明係一種鑲傲式内連線之平坦化方法,因此底下 首先對鑲嵌式内連線溝槽之製作方法作一簡要說明。 本紙張尺度通用中國國家標準(CNS )八4規格(之川·〆297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經 漓 部 中 央 標 準 局 員 工 消 合 作 社 印 掣 415064 經湳部中夾標準局員工消费合作社印製 五、發明説明(6 ) 首先請參照第2A圖,提埗一半導體基底2〇〇,例如_ ,基底’在基底上可以形成任何所需的半導體.元件,但為 了方便起見’此處僅顯示一平整的基底。 其次在該基底200上形成一覆蓋半導體元件之介電層 210 以作為内介電層(ILD : Inter-Layer Dielectrics),其 材質例如是硼碟矽玻璃(BPSG)。接著,在内介電層210表 面形成一下層内連線,例如形成一具有輪廓深度之金屬層 ’用為金屬内連線220,此金屬層可為鶴、鋁、鋁石夕銅合 金、或紹鋼合金。 接著,在内介電層210與下層金屬内連 Α7 Β7 . 的表面 上,依序覆蓋絕緣層230、氮化發層240、緣層250 。其中’氮化矽層240是作為钮刻終止層,其與絕緣層23〇 、250合為層間介電層,如多重内連線之内金屬介電層 (IMD)235,一般層間介電層係採用低介電係數之氧化物質 ^以避免層間介電層因RC:延遲時間而減緩積體電路裝置 之操作速度,例如以矽甲烷為主反應物,並藉高密度電漿 化學氣相沈積法(HDP-CVD)所形成之氧化層;或是以四乙 氧基妙烷/臭氧(TEOS/O3)為主反應物,並藉化學氣相沈積 法所形成之氧化層。 接下來參照第2B圖所示,以微影成像與钱刻程序,在 絕緣層250上定義出内連線凹槽260,以露出欲带成内連 線構造的區域β之後,施行另一次微影成像與蝕刻程序, 逐一蝕刻氮化矽層240與絕緣層230至露出下層金屬内連 線220為止,以便在内連線凹槽260的下方形成介層窗270 本紙張尺度適用中國國家標率(CNS ) Λ4規格(210X297公釐) (請先閲讀背面之注項再填寫本頁} -訂 415064 經濟部中央標準局員工消费合作社印製 Α7 Β7 五、發明説明(7 ) _ 如第2C圖所示。至此,鑲嵌式内連線溝渠的圖案定義已 告完成。; —' 應注意的是,上述鑲嵌式内連線溝槽的製作方法僅為 舉例說明之用,並非用以限定本發明之範圍,本發明之平 坦化方法,可應用在任何結構與任何方式所形成之鑲嵌式 内連線溝槽。. 請接著參照第2D圖,先在基底上沈積一擴散阻障層 (barrier layer) 275,例如是们/丁⑻、TiN、Ta、丁抓等 。然後再以電鍍或沈·積的方式,形成一導電金屬層28〇, 填滿介層窗270和内連線凹槽260,並且延伸覆蓋在絕緣 層250的表面上。導電層的材質可以是銅、鋁、金、銀、 或3有上述金屬之合金。在本實施例中導電金屬層所 用的材質為銅,可利用1>乂;〇或CVD法先在基底既有之輪 廓上沈積一晶種層(seed layer)後,再利用電鍍的方式於晶 :種層上沈積一鋼導電層。由圖中可看出,在空曠區(叩⑽虹⑸) 上的導電層280a較圓案區的導電層凸出。 請參照第2E圖,在導電層28〇上塗佈一層光阻材料 290 ,經過微影製程之曝光顯影等步驟後,形成至少一開 口 295露出導電層28〇之凸起部位,例如 疋空曠區上凸起的導電層280a。接下來,利用:光阻29〇作 為遮蔽罩幕,經由開口 295去除空曠區上的導電材料,以 利後序CMP的進行。在本實施例中,金屬銅可藉由乾餘刻 (Ch)或濕蝕刻(HNO3)的方式蝕刻去除,但較佳者係將導電 層耦接至正極,利用電拋光法(eIectr〇p〇Ushing)將金屬材料 本紙張尺度巾關家鱗(C叫Λ4ίϋΤ21〇Χ297^ (請先閱讀背面之注意事項再填寫本頁)
經濟部中央榡準局負Η消贽合作社印製 415064 A7 _;_B7 五^説明(8 ) 一 --- 解離去除(以銅為例:Cu — Cu+2 + 2e_ ),其優點是製程 溫度較低’可避免破壞基底上已形成的半導體元件。 撵下來凊參照第2F圖’將光阻罩幕290去除後,殘餘 之導電層280,擁有較為平坦的輪廓圖案。之後,參照第2G 圖’利用化學機械研磨法將絕緣層250上方的阻障層和導 電金屬去除,以形成一鑲嵌式内連線結構28〇b。由於空曠 區上的金屬材料已先行去除,且殘餘之導電層28〇,擁有較 為平坦的輪廓圖案’使得研磨速率較為一致,因此大大減 少了過度研磨的時間.。由第2G圖可知,依本發明之方法 所製作之鑲嵌式内連導線280b具有高度平坦的表面,並可 避免介電層280遭到磨損。 在元成内連線的製作後,熟悉此技藝者可依傳統製程 技術製作一氮化矽護層以及另一内金屬介電層(IMD),以完 成後序的多重内連線製程,但由於這些製程非關本發明之 特徵,故在此處不予贅述》 «f 第二實施例 請參照第3A圖至第3C圖,其顯示本發明之第二實施 例’其中相同步驟在此不予贅述。首先請參照第3a圖, 其對應於第2D圖中已形成導電層280之場合,為避免混淆 ’此處之導電層以標舞;300表示。 在導電層300上塗佈一層光阻材料31〇,經過微影製 程之曝光顯影等步驟後,形成複數個開口 315,用以定義 出此内•線的反相(reverse tone)圖案。由圖中可知,這些 開口 315不僅裸露出空曠區上方的導電層,同時也露出内 10 本紙張尺度適用中國國家標準< C’NS ) Λ4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
415064 A7 ^------- -B7_ 五、發明説明(9 ) —連線圖案間非必要的導電材料。接下來,利用光洱310作 為遮蔽罩幕,經由開口 315去除内連線圖案以外的導電材 料例如了利用刖文中所述之電抛光法(electropolishing) 將之去除。 將光阻罩幕310去除後,殘餘之導電層如第3B圖所示 ’僅剩下内連線溝槽上方的導電材料3〇〇,。之後,同樣以 化學機械研磨法進行平坦化製程,即可得到一高度平坦的 鑲嵌式内連線結構3〇〇b,如第3C圖所示。 由上述可知,本發明所提供之另一種鑲礙式内連線的平坦 化方法’其特徵在於不僅將空曠區上方的導電層去除,同 時亦將内連線之間非必要的導電材料予以去除’可進一步 縮短過度研磨的時間,以減少凹陷效應。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍内,當可作各種之更動與潤啣.,因此本梦明之保護 範圍當視後附之申請專利範圍所界定者為準。 (請先閲讀背面之注項再填寫本頁)
經濟部中央標準局員工消费合作社印掣 本紙張尺度適用宁國囤豕標準(CNS ) A4規格(21〇x297公釐)
Claims (1)
- 經濟部中央標準局貝工消費合作社印聚 415064 A8 B8 C8 __ D8 六、申請專利範圍 1 · 一種鑲嵌式内連線的平坦化方法,包括下列步驟: (a) 提供一覆蓋有介電層之半導體基底,其中.該介電層 麵過定義後具有一鑲嵌式内連線溝槽; (b) 形成一導電層於該介電層上,並填滿該鑲嵌式内連 線溝槽; (C)形成一罩幕層於該導電層上,且該罩幕層具有至少 一開口露出該導電層之凸起部位; (d) 經由該罩幕層之開口去除部份導電層; (e) 去除該罩幕層;以及 . (f) 以化學機械研磨法對殘餘之導電層進行平坦化,得 到一高度平坦之鑲嵌式内連導線。 2. 如申請專利範圍第1項所述之方法,其中該基底上 形成有一下層内連線β- 3. 如申請專利範圍第2項所述之方法,其中該镶嵌式 内連線.溝槽包括一內連線凹槽以及位於該凹槽下方之介層 窗’用以露出該下層内連線。 4_如申請專利範圍第1項所述之方法,其中該介電層 包括堆疊的氧化矽層/氮化矽層/氧化矽層。 5. 如申請專利範圍第1項所述之方法,其中在步驟(a) 之後與步驟(b)之前,更包括: 沈積一阻障層於該基底既有之輪廓上。 6. 如申請專利範圍第1項所述之方法,其中該導電層 的材質係擇自:銅、鋁、金、銀、或含有上述金屬之合金 〇 ^ 12 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞請背面之注意事項再填寫本頁)415064經濟部中央標準局員工消費合作社印裂 申請專利範園 括:7.如申凊專利範圍第6項所述之方法’其中步称⑷包 在基底既有之輪廓上沈積—晶種層b以及 以電鍍法於該晶種層上沈積一導電層。 :罩申幕請專利鋪1項所一 ^ 9.如申請專利_第丨項所述之方法,其中該罩幕層 之開口係對應於該基底上之空瞻區(()penarea)。 如㈣專利範圍第i項所述之方法,其中步驟⑷ 係利用電拋光法(electropoHshing)去除部份導電層β U·如申請專利範圍第1項所述之方法,其中步驟(d) 係利用乾蝕刻或濕银刻法去除部份導電層。 如申請專利範圍第i項所述之方法,其中步驟⑴ 之後,更包括沈積一氮化矽護層。 13·種鑲歲式内連線的平坦化方法,包括下列步驟: (a) 提供一覆蓋有介電層之半導體基底,其中該介電層 經過定義後具有一鑲嵌式内連線溝槽; (b) 形成一鋼導電層於該介電層上,並填滿該鑲嵌式内 連線溝槽; . (c) 形成一光阻罩幕於該銅導電層上丨,且該光阻罩幕具 有至少一開口對應於該基底上之空曠區(〇periarea); (d) 利用電拋光法(eiectr〇p〇iishing)經由該光阻罩幕之 開口去除部份銅導電層; (e) 去除該光阻罩幕;以及 (請先閲讀背面之注意事項再填窝本頁) > 訂 13 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐) ^15064 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 穴、申請專利範圍 (f)以化學樽械研磨法對殘餘之導電層進行平坦化,得 到一高度平坦之鑲嵌式内連導線。: 14.一種鑲嵌式内連線的平坦化方法,包括下列步驟: (a) 提供一覆蓋有介電層之半導體基底,其中該介電層 經過定義後具有一鑲嵌式内連線溝槽; (b) 形成一導電層於該介電層上,並填滿該鑲嵌式内連 線溝槽; 0)形成一罩幕層於該導電層上,且該罩幕層具有複數 個開口 ’用以.露出該内連線以外之任意區域; (d) 經由該罩幕層之開口去除部份導電層; (e) 去除該罩幕層;以及 (f) 以化學機械研磨法對殘餘之導電層進行平坦化,得 到一高度平坦之鑲嵌式内連導線β 如申請專利範圍第14項所述之方法,其中該基底 上形成有一下'層内連線。 > r . 16. 如申請專利範圍第15項所述之方法,其中該鑲嵌 式内連線溝槽包括一内連線凹槽以及位於該凹槽下方之介 層窗,用以露;出該下層内連線。 17. 如申請專利範-圍第14項所述之方法,其中該介電 層包括堆疊&氧化矽層/氮化矽層/氧化碎層。 18. 如申請專利範圍第14項所述之方法,其中在步驟(a) 之後與步驟(b)之前,更包括: _沈積一阻障層於該基底既有之輪廓上。 19. 如申請專利範圍第14項所述之方法,其中該導電 14 本紙張尺度適用中國國家操準(CNS ) A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁)415064 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範園 — 層的材質係擇自:銅、銘、金 A j姑贫銀、—或含有上述金屬之合 .金。 - ,- ; 2〇·如申請專利範圍第19項所述之方法,其中步驟⑷ 包括: _ 在基底既有之輪廓上沈積一晶種層(seedlayer);以及 以電鍍法於該晶種層上沈積一導電層6 21 ·如申晴專#範圍第14項所述之方法,其中該罩幕 層為光阻罩幕。 22. 如申請專利範圍第14項所述之方法,其中該罩幕 層所路出之金屬層為該内連線的反相(reverse t〇ne)圖案。 23, 如申請專利範圍第M項所述之方法,其中步驟(d) 係利用電拋光法(electropolishing)去除部份導電層。 24·如申請專利範圍第14項所述之方法,其中步驟(句 係利用乾蝕刻或濕蝕刻法去除部份導電層。 25. 如弗請專利範圍第:14項所述之;方法,其中步驟⑴ 之後,更包括沈積一氮化矽護層。 26. —種鑲嵌式内連線的平坦化方法,包括下列步驟: (a) 提供一覆蓋有介電層之半導體基底,其中該介電層 ^ 經過定義後具有一鑲嵌式内連線溝槽; (b) 形成一銅導電層於該介電層上,並填滿該鑲嵌式内 連線溝槽; (c) 形成光阻罩幕於該銅導電廣上’且該罩幕層具有 複數個開口,用以露出該内連線的反相(reverse tone)圓案 15 本紙張尺度適用中國國家標準(CNS ) A4洗格(210X297公釐) (請先閲讀背面之注意事項再填寫本1) 訂„ 經濟部中央標準局員工消費合作社印裝 415064 A8 -. BS C8 D8 六、申請專利範圍 (d) 利巧電抛光法(electropolishing)經由該光阻罩幕之 開口去除部份銅導電層;: (e) 去除該光阻罩幕;以及 (f) 以化學機械研磨法對殘餘之導電層進行平坦化,得 到一高度平坦之鑲嵌式内連導線。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87109728A TW415064B (en) | 1998-06-17 | 1998-06-17 | Planarization of damascene interconnects |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87109728A TW415064B (en) | 1998-06-17 | 1998-06-17 | Planarization of damascene interconnects |
Publications (1)
Publication Number | Publication Date |
---|---|
TW415064B true TW415064B (en) | 2000-12-11 |
Family
ID=21630411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW87109728A TW415064B (en) | 1998-06-17 | 1998-06-17 | Planarization of damascene interconnects |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW415064B (zh) |
-
1998
- 1998-06-17 TW TW87109728A patent/TW415064B/zh not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW502388B (en) | A method to form high performance copper damascene interconnects by de-coupling via and metal line filling | |
TW478128B (en) | A method to optimize copper chemical-mechanical polishing in a copper damascene inter connect process for integrated circuit applications | |
TW201010026A (en) | Through substrate via including variable sidewall profile | |
TW408443B (en) | The manufacture method of dual damascene | |
TW389993B (en) | Method for producing thin film resistance of dual damascene interconnect | |
TW382787B (en) | Method of fabricating dual damascene | |
TW379433B (en) | Interconnects using metal spacers and method for forming same | |
TW388965B (en) | Method of forming contact plugs in semiconductor device | |
TW480662B (en) | Method for forming dual damascene | |
TW513777B (en) | Manufacture process of dual damascene | |
TW451449B (en) | Manufacturing method of dual damascene structure | |
TW415064B (en) | Planarization of damascene interconnects | |
TW407342B (en) | Planarization method of damascene structure | |
TW200945491A (en) | Method for fabricating a semiconductor device | |
TW424301B (en) | Manufacturing method for dual damascene | |
TW479324B (en) | Manufacturing method of dual-metal damascene structure | |
TWI240372B (en) | Fabrication method for self-aligned passivation of damascene interconnect structure | |
TW304295B (en) | Manufacturing method of semiconductor device multilevel interconnection | |
TW444340B (en) | Method for forming self-aligned copper wire by using electroplating technique | |
TW516156B (en) | Damascene structure having metal capacitor and method of using damascene process to form metal capacitor | |
TW315517B (en) | Eliminating poisoned via problem | |
TW405239B (en) | Copper conductive wiring process | |
TW436988B (en) | Planarization method of copper gap filling process in integrated circuit | |
TW543175B (en) | Method for integrating MIM copper capacitor device, inductance device, and copper wire | |
TW392354B (en) | Manufacturing method for interconnects |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |