TW411625B - Manufacture method of split-gate flash memory - Google Patents

Description

411625 A7 B7 經濟部中央標準局1M工消費合作社印裝 五、發明説明（/ ) 發明領域： 本發明係關於一種積體電路中快閃記憶體（Flash Memory)之製程技術，特別是關於一種分離式閘極(split-gate) 快閃式電子可抹除可程式記憶元件 (Flash EEPROM) 中 浮動閘極（floating gate)之自行對準（self-aligned)製 程。 發明背景： 在快閃式電子可抹除可程式記憶元件(Flash EEPROM)的 積體電路結構中，主要包括有源極、汲極、浮動閘極、控制 閘極等基本結構，其中該閘極結構又可以分爲堆疊式閘極 (Stack Gate)結構與分離式閘極(Split Gate)兩種結構。雖 然堆疊式閘極結構與分離式閘極結構相較之下，可以縮小每 一記憶細胞元的面積，具有提高積體電路元件密度的優點， 但在抹除記憶資料時卻有容易過度抹除之缺點。 而分離式閘極結構雖然可以克服上述堆疊式閘極結構 的缺點，但是其每一記憶細胞元的面積仍大於堆疊式閘極結 構，故無法提高積體電路元件的集積密度。此缺點之主要原 因之一在於分離式閘極結構之快閃式記憶體的浮動閘極對 不準問題(mis-aligned issue)。請參考圖一 A之習知技藝 中分離式閘極快閃記憶體之上視圖及圖一 B之沿圖一 A中 AA’方向之剖面示意圖，在製作該分離式閘極結構之快閃式記 憶體時，其典型製程係首先在一半導體基板1上形成淺渠溝 隔離氧化層 2(Shallow Trench Isolation; STI)，再形成源 極3與汲極(圖中未示），然後，在該半導體基板1的表面形 (請先閱讀背面之注意事項再填寫本頁 .裝

1T 線 本紙張尺度適用中國國家標芈（CNS ) 规格（2U1X297公1 ) 經濟部中央標準局Μ二消費合作社印- 411825 A7 _ _B7 五、發明説明（>) 成一層氧化層6，再於氧化層6的表面形成一第一導電層 (first conducting layer)5，並將其製作爲浮動閘極。其 中該第一導電層5的材料可爲複晶砂材料(p〇iysi 1 icon)或 是非晶砂材料(Amorphous Silicon)。 接著，在該第一導電層5的表面形成第一介電層7、以 及在該第一導電層5之側壁處形成第二介電層(圖中未示）。 前述之第一介電層7及第二介電層係可以單一熱氧化之步驟 予以一起形成，或是採用CVD之方式來形成。亦可以先在第 一導電層5之表面形成一層二氧化矽(Si02)與一 0N0層 (Oxide/Nitride/Oxide)之複合結構，作爲該第一介電層7， 然後再於該第一導電層5側壁形成第二介電層。最後，在該 第一介電層7及第二介電層與氧化層6的表面形成一第二導 電層4，並將其製作爲控制閘極，即字元線(word line)， 該第一導電層4的材料亦可爲複晶砂材料(polysilicon)或 是非晶砂材料(Amorphous Silicon)。 由圖一的結構中可知，浮動閘極5有部分與淺渠溝隔離 2重疊’當元件尺寸縮小，淺渠溝隔離2的寬度亦隨之縮短， 則浮動閘極5之製作很容易發生位置偏移，而與淺渠溝隔離 2的位置發生對不準現象，會使該快閃式記憶體之電性操作 性能受到影響，因而限制了分離式閘極結構之快閃式記憶體 的尺寸可縮減性。因此，爲因應不斷提高之積體電路元件的 集積密度，本發明將提出一種自行對準之製程，藉由製程之 設計使浮動閘極自動形成於二淺渠溝隔離之間，以解決上述 之問題。 ----—-----裝----Γ---訂------線 . - (請先閱讀背面之注意事項再填寫本頁) 本紙fe又度;國國家標準（CNS ) ,\4規格（21〇)<297公廣） 經濟部中央標準局負工消費合作社印製 411635 - 五、發明説明（)） 發明之概述： 本發明之主要目的是提供一種分離式閘極快閃記憶體 中浮動閘極之自行對準製程，以避免浮動閘極對不準的問 題。 本發明的另一目的是提供一種分離式閘極快閃記憶體 中浮動閘極之自行對準製程，以利於分離式閘極快閃記憶體 尺寸的縮小。 本發明的再一目的是提供一種分離式閘極快閃記憶體 中浮動閘極之自行對準製程，以降低字元線之耦合率 (coupling ratio) ° 本發明是利用下列技術手段來達到上述之各項目的：首 先，於基板上形成隔離氧化層，再依序形成第一氧化層及第 一複晶矽層，並對第一複晶矽層作平坦化處理，再沉積氮化 矽層；接著，對氮化矽層作浮動閘極圖案之微影蝕刻，然後 對未被氮化矽層覆蓋之第一複晶矽層進行氧化反應，形成第 二氧化層；接著，移除氮化矽層，以第二氧化層爲罩幕蝕刻 第一複晶砂層，而定義出浮動鬧極；再接著，形成聞氧化層， 並沉積第二複晶矽層；最後，對第二複晶矽層進行控制閘極 之圖案之微影蝕刻，以形成字元線。 圖式簡要說明： 圖一 A爲習知技藝中分離式閘極快閃記憶體之上視圖。 圖一 B爲沿圖一 A之AA’方向之剖面示意圖。 圖二爲本發明實施例中分離式閘極快閃記憶體之上視 S。 本紙張尺度適用中國國家標準（CNS :八4規格（ΙΠ0ΧΖ97公釐） -----------裝----Γ---訂------線 (請先亂讀#-面^'注意事項再填寫本頁) 411 抑 5__ 五、發明説明（f) 圖三A〜D爲本發明實施例中沿圖二之BB’方向之製程 剖面示意圖。 圖號說明： 1-基板 2-隔離氧化層 源極 4-第二導電層 5-第一導電層 6-氧化層 7-第一介電層 10-基板 20-隔離氧化層 30_源極 40-第二導電層 50-第一導電層 60-氧化層 70-氧化層 80-氮化矽層 ΒΒ’-剖面線 ΑΑ’-剖面線 發明詳細說明： 經濟部中央標準局負工消費合作社印裝 (請先閲请背面之汰意事項再峨寫本頁) 以下將配合附呈之本發明相關圖式對本發明的較佳實 施例作一詳細說明。圖二顯示本發明實施例之分離式閘極快 閃記憶體的上視圖，圖中包括隔離氧化層20、源極30、浮 動閘極50及控制閘極40，其中浮動閘極50將能夠自動對 準於隔離氧化層20之間，以達本發明之目的。其製程將配 合圖三A〜D之沿圖二BB’方向之製程剖面示意圖詳述如 下： 首先，請參閱圖三A，在半導體基板10上形成隔離氧 化層20及源極與汲極之習知製程之後，於該半導體基板10 的表面形成一層氧化層60，此氧化層60之作用係作爲後述 浮動閘極之穿遂氧化層(Tunnel Oxide)或僅當閘極氧化層 本紙張尺度適用中國國家標準（CNS ) Λ4規枯（210Χ:297公ϋ 411625 五、發明説明) (Gate Oxide)。其中所述隔離結構係爲淺渠溝隔離(Shallow Trench Isolation; STI)，或區域氧化法(Local Oxidation of Silicon; LOCOS)所形成之隔離氧化層。而形成氧化層60 的方法可採用習知之熱氧化法(Thermal Oxidation)，對半 導體基板10直接進行氧化，以在矽材料上形成一層二氧化 矽層，氧化的溫度係在800°C以上，氧化層的厚度係介於10 到500埃之間。 接著，在氧化層60的表面形成一第一導電層(first conducting layer)50，此第一導電層50的材料可爲複晶石夕 或非晶矽，其沉積方法是使用低壓化學氣相沉積法(Low Pressure Chemical Vapor Deposition; LPCVD)，所使用的 反應氣體爲矽甲烷(Silane;SiH4)，沉積溫度係介於600到 650 °C之間，工作壓力係介於0. 3到0. 6 Torr之間，沉積反 應的反應速率是由SiH4的濃度所控制的。該第一導電層50 的厚度係介於1000到2500埃之間。 接著，請參考圖三B，平坦化所述第一導電層50，係 採用化學機械研磨法(Chemical Mechanical Polishing; CMP);然後，於表面沉積一層氮化矽層80 ’該氮化矽層80 厚度係介於5Gt)〜20GG埃之間，弈以第一閘極的光阻圖案 微影蝕刻定義所述氮化矽層80，以裸露出第一閘極位置處 之第一導電層50表面。 接下來之步驟爲本發明之重點，請參考圖三C，以所述 氮化矽層80爲護罩，對未被所述氮化矽層80覆蓋之所述第 一導電層50以熱氧化法進行氧化反應，以形成第一介電層 本紙掁尺度適用中國國家標準（CNS ) Λ4現格（210χ2<^:># ) 411625 a? B7

經濟部中央標隼局負工消费合作社印U 五、發明説明（G) 70，此第一介電層70係爲二氧化矽，其厚度係介於200到 1000埃之間。由於在所述隔離氧化層20上方之所述第一導 電層50的厚度較其他區域薄，因此控制氧化反應在隔離氧 化層20上方之所述第一導電層50完全氧化時停止，故所述 隔離氧化層20之間會留下未參與到氧化反應之所述第一導 電層50，其厚度係介於到800埃之間，並且能夠自動 對準於所述隔離氧化層20之間。 再接著，移除所述氮化矽層80，以所述第一介電層70 爲硬式護罩(hard mask)，蝕刻所述第一導電層50，以形成 所述第一閘極，即快閃記憶體之浮動閘極，該第一閘極的厚 度係介於100到800埃之間。其中所使用的蝕刻方法係爲電 策餽刻方法，例如活性離子蝕刻方法(Reactive Ion Etching ; RIE)，或是電子環繞共振(Electron Cyclotron Resonance ECR)活性離子蝕刻方法，或是磁場加強式活性離子蝕刻方法 (Magnetically Enhanced Reactive Ion Etching ; MERIE)。 如此，浮動閘極能夠自動對準於所述隔離氧化層20之間， 而避免了習知技藝中浮動閘極與隔離氧化層可能對不準的 問Μ，並能輕易應用於尺寸更小的元件中。 接著，於該浮動閘極50之側壁處形成第二介電層(因不 在該剖面上，故無標示出）。如此，第一介電層70及第二介 電層乃分別覆蓋在所述浮動閘極50的頂面及側壁。其中所 述第二介電層係爲二氧化矽層，其厚度係介於100到8G0埃 之間。此二氧化矽層採用以熱氧化法形成，對所述浮動閘極 (請先閱讀背.面之法意事項再填寫本頁) .裝- -* 線 本紙張尺度適用中阐國家標準（CNS ) Λ4规格（2丨0'<297公澄） 411625

A8 BS C8 D8 _ 六、申請專利範圍 50之表面直接進行熱氧化製程，將複晶矽或非晶矽材質氧化 成二氧化矽，另外亦可採用CVD之方式沉積而形成。 接著，請參閱圖三D，在所述第一介電層70、第二介 電層及氧化層60之表面沉積一第二導電層（Second conducting layerMO。該第二導電層40之材料可採用複晶 砂或非晶砂之材料，其沉積方法與第一導電層50的沉積方 法相同，厚度係介於500到3500埃之間。 然後，使用微影與触刻技術，將第二導電層40定義出 快閃記憶體的第二閘極(即控制閘極），所使用的蝕刻方法係 爲電漿餓刻方法，例如活性離子触刻方法(Reactive Ion Etching ; RIE)，或是電子環繞共振(Electron Cyclotron Resonance ECR)活性離子蝕刻方法，或是磁場加強式活性離 子蝕刻方法(Magnetically Enhanced Reactive Ion Etching ; MERIE)。而完成本實施例之分離式快閃記憶體之製作，其上 視圖即如圖二所示。 以上所述係利用較佳實施例詳細說明本發明，而非限制 本發明的範圍，因此熟知此技藝的人士應能明瞭，適當而作 些微的改變與調整，仍將不失本發明之要義所在，亦不脫離 本發明之精神和範圍，故都應視爲本發明的進一步實施狀 況。謹請貴審查委員明鑑，並祈惠准，是所至禱。 8_ 本k張尺度逋用中國國家標準（CNS ) A4说格(21〇><297公釐) ----：—I---A----訂^------線 (請先閱讀t'面之注意事項再填寫本頁) 經濟部中女標隼局員工消費合作社印策

Claims (1)

1. 411625 I D8 六、申請專利範圍 經濟部中央標準局員工消費合作社印*- 1-一種分離式閘極快閃記憶體(split-gate flash memory) 之製作方法，係包括： (a)於一半導體基板的表面形成隔離結構、源極與汲極； Cb)於表面形成一層氧化層； (c) 於表面形成第一導電層，並平坦化所述第一導電層； (d) 於表面形成一層氣化砂層； (e) 以第一閘極的圖案定義所述氮化矽層； (〇對未被所述氮化矽層覆蓋之所述第一導電層進行氧化 反應，以形成第一介電層； (g) 移除所述氮化矽層； (h) 以所述第一介電層爲硬式護罩(hard mask)，蝕刻所述 第一導電層，以形成所述第一閘極； (i) 形成第二介電層於所述第一閘極之側壁； (j) 於表面形成第二導電層； 00定義所述第二導電層以形成第二閘極。 2. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述隔離結構係爲淺渠溝隔離(Shallow Trench Isolation; STI)。 3. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述隔離結構係爲區域氧化法(Local Oxidation of Silicon; LOCOS)所形成之隔離氧化層。 4. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述氧化層的厚度係介於10到500埃之 _ 9 4 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國两家揉準（CNS ) A4洗格（210X29?公着） A8B8SD8 經濟部中央標隼局負工消費合作社印策 411625 六、申請專利範圍 間。 5·如申請專利範圍第1項所述分離式閙極快閃記憶體之製 作方法，其中所述第一導電層之材料係爲複晶矽。 6.如申請專利範圍第1項所述分離式閛極快閃記憶體之製 作方法，其中所述第一導電層之材料係爲非晶矽β 1如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第一導電層之厚度係介於1000到2500 埃之間。 8. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第一導電層之平坦化係採用化學機械 研磨法(Chemical Mechanical Polishing; CMP)。 9. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第一閘極係作爲該快閃記憶體之浮動 鬧極。 10·如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第一閜極的厚度係介於1GG到別〇埃 之間。 11. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述氮化矽層的厚度係介於500〜2000 埃之間。 12. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第一介電層之厚度係介於200到2000 埃之間。 13. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製

   本紙张尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 8 888 ABCD 411625 、申請專利範圍 作方法，其中所述第一介電層係爲二氧化矽層。 14. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述氧化反應係採用熱氧化方法。 15. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第二介電層之厚度係介於丨〇〇到8〇〇 埃之間。 16. 如申請專利範圍第1項所述分離式閛極快閃記憶體之製 作方法，其中所述第二介電層係爲二氧化矽層。 17. 如申請專利範圍第16項所述分離式閘極快閃記憶體之 製作方法，其中所述二氧化矽層係以熱氧化法所形成。 18. 如申請專利範圍第16項所述分離式閘極快閃記憶體之 製作方法，其中所述二氧化矽層係以CVD之方式沉積而 形成。 19. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第二導電層之厚度係介於500到3500 埃之間。 20. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第二導電層之材料係爲複晶矽。 21. 如申請專利範圍第1項所述分離式閘極快閃記憶體之製 作方法，其中所述第二導電層之材料係爲非晶矽。 22. 如申請專利範圍第1項所述分離式閛極快閃記憶體之製 作方法，其中所述第二閘極係作爲該快閃記憶體之控制 閘極。 ^—：------^-- (諳先聞^-背面41-注意事項再填寫本頁) 訂 線 經濟部中央標準局員工消費合作社印裝 本紙張纽逋用巾國國家榡率（CNS)从胁（210χ297公着）