TW409411B - Process of utilizing hybride low resistance dielectrics structure to increase the performance of damascene copper interconnect - Google Patents
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409411 五、發明說明(1) 本發明是有關於一種鑲嵌式金屬内連線製程,且特別 是有關於一種利用雜合低阻值介電層結構增進鑲嵌式銅内 連線性能的製程。 隨積體電路的積集度增加,使得晶片表面無法提供足 的面積來製作所需的内連線,為了配合M0S元件尺寸縮 小後所增加的内連線需I,兩層以上的金屬層設計便逐 漸的成為許多積體電路所必須採用的方式,特別是一些功 J較複雜的產纟,如微處理器’甚至需要四至五層的金屬 才得以完成微處理器内的各個元件間的連接。一般而 S ,多重金屬内連線的製作,是在M0S的主體完成後才開 始的,因此這個製程,可被視為一個別獨立的半導體製 為 接觸而 屬介電 線的方 習 技術定 層,以 的附著 然後再 層;最 離子钱 上、下 不讓第一層金屬内連線與第二 連線間必須以 1習知連接上 ’例如鎢插塞 程主要是先以 後在接觸通道 屬層與溝渠的 回飯刻法在溝 構表面沉積~ 合金於其表面 成由鎮插检户斤 渠連接通道. 發生短路,金屬内 層(IMD)加以隔離 式主要是利用插塞 知的金屬内速線製 義出接觸通道,然 增加後續填入之金 力;之後,存以鎮 於上述所形成之結 後,再沉積/鋁銅 刻法加以定義’元 金屬内連線工雙溝 層金屬内連線直接 絕緣層也就是内金 、下兩層金屬内連 、鋁插塞等。 微影程序以及蝕刻 表面先形成一障蔽 内金屬介電層之間 渠内填入金屬鎢, 隔離用的氮化鈦 ’然後再以反應性 構成,用來連接 然而,隨著元件的
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線寬逐漸縮小’習知的金屬内連線製程已無法適用,鑲嵌 式溝渠(Damascene)的出現便可克服習知金屬内連線製程 的缺點。此外’在線寬尺寸低於〇 · 2 5 v m的半導體製程必 須使用導電性較佳的銅作為金屬内連線的材料,以提供較 低的線阻值以及較佳的E Μ性能。不過,除了以導電性較佳 的銅作為金屬内連線外’尚必須提供—的材料作為 介電層’方可將高性能微電子元件的r c -延遴效應降到最 低。 目前’摻雜有雜質的矽玻璃以及懸塗式有機材料(例 如伸芳基醚聚合物[PAE]或hydrogen silsesQui〇xane [HSQ])為目前半導體製程常用的低阻值介電層,惟摻雜有 雜質的矽玻璃已無法滿足線寬低於〇25/zm以下的製程, 而旋塗式有機材料雖可提供較低的阻值,然由於其是利用 旋塗方式形成,因此厚度受到限制,例如HSQ,應用&於鑲 嵌式金屬内連線製程時將會遭遇困難。 .有鑑於此,本發明揭示一種利用雜合低阻值介 構增進鑲嵌式銅内連線性能的製程,其主要是結人 : 述之摻雜有雜質的矽玻璃以及懸塗式有機材料、’,:厶 的(hybnde)介電層結構,克服單獨使用摻雜有雜質成的石夕口 = 時遭遇的阻值過高,以及單獨使用懸塗 式有機材料時厚度受到限制,而無法應 線的缺點。 用於鑲嵌金屬内連 本發明之一特徵是揭 .-丨叫τ 揮π用雜合低阻佶公蕾s 構增進鑲欲式銅内連線性能的製程,其步驟包括:提^
第5頁 409411 五、發明說明(3) 含半導體元件之基底;依序形成一由第一低阻值介電層、 一第一硬罩幕層、一第二低阻值介電層以及一第二硬罩幕 層構成之堆疊層於該基底上;利用鑲嵌製程定義該堆疊 層’形成一鑲嵌溝渠;利用金屬化製程形成一銅金屬層於 該堆疊層上’並且溝填該镶嵌溝渠;以及施一平坦化處 理’去除多餘的該銅金屬層至該堆疊層之該第二硬罩幕層 表面為止’形成一鑲嵌式銅内連線。 如上所述之製程,其中該第一、第二介電層均可由一 旋塗式有機層以及一摻雜有雜質的矽玻璃層形成的雜合結 構所構成,或者由一旋塗式有機層、一掺雜有雜質的矽玻 璃層以及一旋塗式有機層形成的雜合結構所構成。其中, 旋塗式有機層之材料可為HSQ[hydrogen silesquioxane] 或伸芳基醚聚合物(PAE),或其他旋塗式低阻值材料;而 摻雜有雜質的矽玻璃則可為氟摻雜的矽玻璃或磷摻雜的矽 玻璃;而第一、第二硬罩幕層則可由氮化石夕層或氮氧化碎 層或此二者所構成。此外,平坦化處理則可利用化學機械 研磨法或回敍刻法進行。 本發明之另一特徵是揭示一種利用雜合低阻值介電層 結構增進鑲嵌式銅内連線性能的製程,其步驟包括:提供 一含半導體元件之基底;依序形成一由第一旋塗式有機層 及第一摻雜有雜質的矽玻璃層構成的第一低阻值介電層、 一第一硬罩幕層、一由第二旋塗式有機層及第二摻雜有雜 質的矽玻璃層構成的第二低阻值介電層以及一第二硬罩幕 層構成之堆疊層於該基底上;利用鑲嵌製程定義該堆疊
409411 五、發明說明(4) 層’形成/鑲嵌溝渠;利用金屬化製程形成一銅金屬層於 該堆疊層上’並且溝填該鑲嵌溝渠;以及施一平坦化處 理,去除多餘的該銅金屬層至第二硬罩幕層表面為止,形. 成—鑲欲式銅内連線。 如上所述之製程,其中第一、第二旋塗式有機層之材' 料可為HSQ[hydrogen si lesquioxane]或伸芳基醚聚合物 (PAE),其厚度可為1 000〜1 2 0 0 0埃;第一、第二摻雜有雜 質的矽玻璃可為氟摻雜的矽玻璃或磷摻雜的矽玻璃,其厚 度可為500〜20000埃;第一、第二硬罩幕層之材料則可為 氮化矽或氮氧化矽或此二者所構成,其厚度約為1 〇 〇 〇〜 3000埃;而平坦化處理則可利用化學機械研磨法或回蝕刻 法進行。 本發明之另一特徵是揭示一種利用雜合低阻值介電層 結構增進鑲嵌式銅内連線性能的製程,其步驟包括:提供 一含半導體元件之基底;依序形成一由第一旋塗式有機 層、第一摻雜有雜質的矽玻璃層及第二旋塗式有機層構成 的第一低阻值介電層、一第一硬罩幕層和一個由一第三旋 塗式有機層、一第二摻雜有雜質的矽玻璃層及一第四旋塗 式有機層構成的第二低阻值介電層以及一第二硬罩幕層構 成之堆疊層於該基底上;利用鑲嵌製程定義該堆疊層,形 成一鑲嵌溝渠;利用金屬化製程形成一銅金屬層於該堆疊 層上’並且溝填該鑲嵌溝渠;以及施一平坦化處理,去除 多餘的該銅金屬層至第二硬罩幕層表面為止,形成一鑲嵌 式銅内連線。
五、發明說明(5) 如上所述之製程,其中第一、第二、第三和第四旋塗 式有機廣可為HSQ[hydrogen Sile scjuioxane]或伸芳基醚 聚合物(PAE) ’其厚度可為looo〜1 200 0埃;第一、第二摻 雜有雜質的矽玻璃可為氟摻雜的石夕玻璃或碟摻雜的矽玻 璃,其厚度可為500〜20000埃;第一、第二硬罩幕層之材’ 料可為氮化矽或氮氧化矽獲此二者所構成,其厚度約為 100〜3000埃;平坦化處理係可利用化學機械研磨法或回 鞋刻法進行。 為使本發明之優點及特徵更清楚可見,玆將以根據本 發明之較佳實施例’並配合相關圖式,詳細說明如下。 圖式之簡單說明: 第1 A〜1 D圖顯示的是根據本發明之第一實施例的剖面 製程。 第2A〜2D圖顯示的是根據本發明之第二實施例的剖面 製程。 實施例一: 首先’請參照第1A圖’提供一含半導體元件之基底 100。其次,塗佈一厚度約1〇〇〇〜12000埃之低阻值懸塗層 110於基底1〇〇上。旋塗式有機層之材料例如可為目前常用 的HSQ[hydrogen silesquioxane]或伸芳基醚聚合物 (PAE) ’ 如Allied Signal 的Flare 2.0 或Schumacher 的 PAE-2。然後,利用化學氣相沉積法形成一摻雜有雜質的
麵 第8頁 409411 五、發明說明(6) " -- 20於旋塗式有機層ug上,例如鱗摻雜时玻璃 3氟摻雜的矽玻璃(FSG),其厚度可為5〇()〜20000 埃。 接著,再以化學氣相沉積法形成一第一硬幕幕層13〇 雜有雜質的矽破璃層120上’其中第一硬罩幕層13〇之-^枓例如可為氮化矽或氮氧化矽(SiOxNy)或者此二者所構 =。然後,利用類似上述的製程,再依序形成一旋塗式有 機層140以及一摻雜有雜質的矽玻璃層15〇於第一硬罩幕層 130上。其中,旋塗式有機層14〇以及摻雜有雜質的矽破螭 層150之材料和厚度可參考上述的旋塗式有機層ιι〇以及摻 雜有雜質的矽玻璃層12〇,在此不再贅述。然後,再形成 一第二硬罩幕層155於摻雜有雜質的矽玻璃層15〇上,且第 二硬罩幕層155之材料可如第一硬罩幕層13〇般,由氮化矽 或氮氧化石夕(Si 〇xNy)或者此二者一起構成。 其次’請參照第1 B圖,利用微影程序形成一光阻圖案 160於摻雜有雜質的矽玻璃層15〇上,然後再依序石刻去除 未被光阻圖案160覆蓋之第二硬罩幕層155、摻雜有雜質的 矽玻璃層150、旋塗式有機層14〇、硬罩幕層13〇、掺雜有 雜質的矽玻璃層130以及旋塗式有機層丨2〇,形成一溝渠或 插塞170。 接著,請參照第1 C圖’先去除光阻圖案1 6 0後,再以 微影程序形成一光阻圖案180於第二硬罩幕層155上,並且 露出一寬度大於溝渠或插塞1 70之開口(未顯示)^然後, 再依序#刻開口下之摻雜有雜質的矽玻璃層150以及旋塗
五、發明說明(7) 式有機層140至硬罩幕層130為止,形成另一寬度較大的溝 渠’並與先前的溝渠合併為供銅金屬填入的鑲嵌溝渠 185 = 最後’請參照第1 D圖,利用習知的金屬化製程,型成 一銅金屬層於第二硬罩幕層155上,並且溝填鑲嵌溝渠 1 8 5。然後’再利用回蝕刻法或化學機械研磨法去除多餘 的銅金屬層至第一硬幕幕層155為止,形成一銅鎮嵌的金 屬内連線1 9 0。 實施例二: 首先’請參照第2A圖,提供一含半導體元件之基底 200。其次,塗佈一厚度約1〇〇〇〜12〇〇〇埃之低阻值懸塗層 210於基底200上。旋塗式有機層之材料例如可為目前常用 的115〇[1^(1]:〇26115丨165(111丨〇又&116]或伸芳基醚聚合物 (PAE) ’ 如Allied Signal 的Flare 2.0 或Schumacher 的 PAE-2。然後,利用化學氣相沉積法形成一摻雜有雜質的 矽玻璃層220於旋塗式有機層210上,例如磷摻雜的矽玻璃 (PSG)或氟摻雜的矽玻璃(FSG),其厚度可為50 0〜20 0 0 埃。然後’再形成一塗佈一厚度約1〇〇〇〜12000埃之低阻 值懸塗層230於摻雜有雜質的矽玻璃層220上。其中,旋塗 式有機層230之材料可選自如上所述之HSQ[hydrogen silesquioxane]或伸芳基醚聚合物(PAE),如Allied Signal 的Flare 2.0 或Schumacher 的PAE-2 ° 接著’再以化學氣相沉積法形成一第一硬幕幕層240
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五、發明說明(8) 於摻雜有雜質的矽玻璃層230上’其中第一硬罩幕層24〇之 材料例如可為氮化矽或氮氧化矽(SiOxNy)或 者皆有。然 後,再以類似上述的製程’再依序形成一旋塗式有機層 250、一摻雜有雜質的矽玻璃層260、一旋塗式有機層27〇 以及一第二硬罩幕層275於第一硬罩幕層240上。其中,旋 塗式有機層250、270以及摻雜有雜質的矽玻璃層26〇之材 料和厚度可參考上述的旋塗式有機層210、230以及摻雜有 雜質的矽玻璃層220 ’且第二硬罩幕層275之材料可如第一 硬罩幕層240般’例如可為氮化碎或氮氧化石夕(si 〇xNy)或此 二者所構成,在此不再贅述。 其次’請參照第2 B圖’利用微影程序形成一光阻圖案 280於第一硬罩幕層275上’然後再依序银刻去除未被光阻 圖案280覆蓋之第二硬罩幕層275、旋塗式有機層270、摻 雜有雜質的矽玻璃層2 60、旋塗式有機層2 50、硬罩幕層 240、旋塗式有機層230、摻雜有雜質的矽玻璃層220以及 旋塗式有機層210 ’形成一溝渠或插塞290。 接著,請參照第2 C圖,先去除光阻圖案2 8 0後,再以 微影程序形成一光阻圖案3〇〇於第二硬罩幕層275上,並且 露出一寬度大於溝渠290之開口(未顯示)。然後,再依序 钱刻開口下之第二硬罩幕層275、旋塗式有機層270、摻雜 有雜質的石夕玻璃層260以及旋塗式有機層25()至硬罩幕層 24 0為止’形成另一寬度較大的溝渠,並與先前的溝渠或 插塞合併為供銅金屬填入的鑲嵌溝渠3丨〇。 最後’請參照第2D圖,利用習知的金屬化製程,形成
403411 五、發明說明(9) - 一銅金屬層於第二硬罩幕層275上,並且溝填鑲嵌溝渠 31 0 °然後’再利用回蝕刻法或化學機械研磨法去除多餘 的銅金屬層至第二硬罩幕層275為止,形成一銅鑲嵌的金 屬内連線3 2 0。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明’任何熟習此技藝者,在不脫離本發明之精神 和範圍内,所作之各種更動與潤飾,均落在本發明的專利 範圍内。此外,本發明之保護範圍當視後附之申請專利範 圍所界定者為準。
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Claims (1)
- 409411六、申請專利範圍 1. 一種利用雜合低阻值介電層結構增進鑲嵌式鋼内連 線性能的製程,其步驟包括·· 提供一含半導體元件之基底; 依序形成一由第一低阻值介電層、一第一硬罩幕層、 一第二低阻值介電層以及一第二硬罩幕層構成之堆疊層於 該基底上; 利用鑲喪製程定義該堆疊層,形成一鑲嵌溝渠; 利用金屬化製程形成一銅金屬層於該堆疊層上,並且 溝填該鑲嵌溝渠;以及 施一平坦化處理,去除多餘的該銅金屬層至該堆疊層 之該第二硬罩幕層表面為止,形成一鑲嵌式銅内連線。 2. 如申請專利範圍第1項所述之製裎’其中該第一介 電層係由一旋塗式有機層以及一摻雜有雜質的矽玻璃層之 雜合結構所構成。 3. 如申請專利範圍第2項所述之製程’其中該旋塗式 有機層之材料為HSQ[hydrogen si lesciuioxane]或伸芳基 醚聚合物(PAE)。 4·如申請專利範圍第3項所述之絮鋥,其中該旋塗式 有機層之厚度可為1000〜12000埃° 5.如申請專利範圍第2項所述之製程,其中該摻雜有 雜質的矽玻璃層是由良掺雜的矽玻碡或磷摻雜的矽玻璃所 構成。 6.如申請專利範圍第5項所述之製程,其中該摻雜有 雜質的矽玻璃層之厚度可為5〇〇〜20000埃。第13頁 409411 六、申請專利範團 7.如申請專利範圍第1項所述之製程,其中該第一介 電層係由~~旋塗式有機層、一摻雜有雜質的矽玻璃層以及 一旋塗式有機層形成的雜合結構所構成。 8·如申請專利範圍第7項所述之製程’其中該旋塗式 有機層之材料係選自HSQ[hydrogen silesquioxane]或伸 芳基謎聚合物(PAE)。 9. 如申請專利範圍第8項所述之製程,其中該旋塗式 有機層之厚度可為lOOOwKOOO埃。 10. 如申請專利範圍第7項所述之製程,其中該摻雜有 雜質的梦玻螭層是由氟摻雜的矽玻璃或磷掺雜的矽玻璃所 構成。 11. 如申請專利範圍第1〇項所述之製程,其中該摻雜 有雜質的矽玻璃之厚度約為500〜20000埃。 12‘如申請專利範圍第1項所述之製程,其中該硬罩幕 層之材料為氮化矽、氤氧化矽或者二者皆有。 ^ 13.如申請專利範圍第12項所述之製程,其中該硬罩 幕層之厚度可為100〜3000埃。 14.如申請專利範圍第2項或第7項其中之—所述之製 程 其中該弟一介電層係由一旋塗式有機層以及一摻雜有 雜質的碎玻璃層形成之雜合結構所構成。 15·如申請專利範圍第14項所述之製程,其中該旋塗 式有機層之材料係選自JJSQ[hydr〇gen s[lesQui〇xane]或 伸芳基趟聚合物(PAe)。 16.如申請專利範圍第15項所述之製程,其中該旋塗第14頁 409411 六、申請專利範園 式有機層之厚度約為1000〜12000埃。 17. 如申請專利範圍第14項所述之製葙,其中該摻雜 有雜質的矽玻璃層是由氟摻雜的矽玻璃或碟摻雜的矽玻璃-所構成。 18. 如申請專利範圍第17項所述之製程,其中該摻雜’ 有雜質的矽玻璃之厚度約為500〜20000埃。 19. 如申請專利範圍第2項或第7項其中之一所述之製 程’其中該第二介電層係由一旋塗式有機層、一摻雜有雜 質的矽玻璃層以及一旋塗式有機層形成之雜合結構所構 成。 20. 如申請專利範圍第19項所述之製程,其中該旋塗 式有機層之材料係選自HSQ[hydr〇gen silesQui〇xane]或 伸芳基醚聚合物(PAE)。 21. 如申請專利範圍第2〇項所述之製程,其中該旋塗 式有機層之厚度約為1〇〇〇〜12〇〇〇埃。 2 2·如申請專利範圍第19項所述之製程,其中該摻雜 有雜質的δ夕破璃層是由氟摻雜的矽玻璃或磷摻雜的矽玻璃 所構成。 2 3 ·如申請專利範圍第2 2項所述之絮程,其中該摻雜 有雜質的矽玻璃層之厚度約為5〇〇〜2 0000埃。 24.如申請專利範圍第1項所述之製程,其中該平坦化 處理係利用化學機械研磨法或回蝕刻法進行。 25· ~種利用雜合低阻值介電層結構增進鑲嵌式銅内 連線性能的製程,其步驟包括:第15頁 409411 六、申請專利範圍 提供一含半導體元件之基底; 依序形成一由第一旋塗式有機層及第一摻雜有雜質的 矽玻璃層構成的第一低阻值介電層、—第一硬罩幕層以及 一個由一第二旋塗式有機層、一第二摻雜有雜質的矽玻璃 層構成的第二低阻值介電層以及一第二硬罩幕層構成之堆 疊層於該基底上; 利用鑲嵌製程定義該堆疊層,形成一鑲嵌溝渠; 利用金屬化製程形成一銅金屬層於該堆疊層上,並且 溝填該鑲嵌溝渠;以及 施一平坦化處理,去除多餘的該銅金屬層至第二硬罩 幕層表面為止,形成一鑲喪式銅内連線。 26. 如申請專利範圍第25項所述之製程,其中該第一 旋塗式有機層之材料可為HSQ[hydr〇gen silesquioxane] 或伸芳基醚聚合物(PAE),其厚度可為1 000〜1 2000埃。 27. 如申請專利範圍第25項所述之製程,其中該第一 摻雜有雜質的矽玻璃可為氟摻雜的矽玻璃或磷摻雜的矽玻 璃’其厚度約為500〜20000埃。 28. 如申請專利範圍第25項所述之製程,其中該第二 旋塗式有機層之材料可為HSQ[hydr〇gen si lesQuioxane] 或伸芳基醚聚合物(PAE),其厚度玎為1000〜1 2000埃。 29·如申請專利範圍第25項所述之製程,其中該第二 摻雜有雜質的矽玻璃層可為氟摻雜的矽玻璃或磷摻雜的矽 玻璃’其厚度約為500〜20000埃。 30.如申請專利範圍第25項所述之製程’其中該硬罩第16頁 409411 六、申請專利範圍 幕層之材料為氮化矽或氮氧化矽或二者皆有。 31. 如申請專利範圍第3〇項所述之製程,其中該硬罩 幕層之厚度約為100〜3〇〇-〇埃。 32. 如申請專利範圍第25項所述之製程,其中該平坦 化處理係利用化學機械研磨法或回蝕刻法進行。 33. —種利用雜合低阻值介電層結構增進鑲嵌式銅内 連線性能的匈耗,其步驟包括: 提供一含半導體元件之基底; 、 依序形成一由第一旋塗式有機層、第一摻雜有雜質的 妙破璃層及第二旋塗式有機層構成的第一低阻值介電層、 一第一硬罩幕層以及一個由一第三旋塗式有機層、一第二 摻雜有雜質的矽玻璃層及一第四旋塗式有機層構成的第二 低阻值介電層以及一第二硬罩幕層構成之堆疊層於該基底 上; 利用鑲嵌製程定義該堆疊層’形成一鑲嵌溝渠; 利用金屬化製程形成一銅金屬層於該堆疊層上’並且 溝填該鑲嵌溝渠;以及 施一平坦化處理,去除多餘的該銅金屬層至該第二硬 罩幕層表面為止,形成一鑲嵌式銅内連線。 34. 如申請專利範圍第33項所述之製程’其中該第一 旋塗式有機層可為HSQ[hydrogen si lesquioxane]或伸芳 基醚聚合物(PAE) ’其厚度可為1〇00〜1 2000埃° 35. 如申請專利範圍第33項所述之製程,其中該第二 旋塗式有機層可為HSQ[hydrogen silesquioxane]或伸芳第17頁__409411----— 六、申請專利範圍 基醚聚合物(PAE),其厚度可為1 00 0〜1 20 00埃。 36. 如申請專利範圍第33項所述之製程’其中該第二 旋塗式有機層可為HSQ[hydrogen silesquioxane]成伸芳 基醚聚合物(PAE),其厚度可為1 00 0〜1 2000埃。 37. 如申請專利範圍第33項所述之製程’其中該第四 旋塗式有機層可為HSQ[ hydrogen si lesquioxane]或伸芳 基醚聚合物(PAE),其厚度可為100 0〜1 2000埃° 38. 如申請專利範圍第33項所述之製程’其中該第一 摻雜有雜質的矽玻璃可為氟掺雜的矽玻璃或碟摻雜的石夕玻 璃,其厚度可為5 0 0〜2 0 0 0 0埃。 39. 如申請專利範圍第33項所述之製程’其中該第二 摻雜有雜質的矽玻璃可為氟摻雜的矽玻璃或碟摻雜的矽玻 璃,其厚度可為50 0〜20000埃。 40. 如申請專利範圍第33項所述之製程t ’其中該硬罩 幕層之材料係為氮化矽或氮氧化矽或二者皆有。 41·如申請專利範圍第33項所述之製程,其中該硬罩 幕層之厚度可為100〜3〇〇〇埃。 42.如申請專利範圍第33項所述之製程,/其中該平坦 化處理係利用化學機械研磨法或回蝕刻法進行。第18頁
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW88105851A TW409411B (en) | 1999-04-13 | 1999-04-13 | Process of utilizing hybride low resistance dielectrics structure to increase the performance of damascene copper interconnect |
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Publications (1)
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW88105851A TW409411B (en) | 1999-04-13 | 1999-04-13 | Process of utilizing hybride low resistance dielectrics structure to increase the performance of damascene copper interconnect |
Country Status (1)
Country | Link |
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1999
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |